Quelle est la différence entre le # 1 a <= b et a <= # 1 B

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tigerajs

Inscription: 08 Feb 2006
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20 février 2006 3h17 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

plz help me

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Aravind

Inscription: 29 juin 2004
Posts: 619
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Lieu: Inde

20 février 2006 3h40 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

il est u rule pouce ne doit pas utiliser un = # 5 b;
u peut utiliser # 5 a = b;
parce qu'elle ne bloque déclaration.
1.it blocs valeur B pendant 5 secondes et le donner à un
2.a = valeur b passera après 5 secondes.

simillary pour les non-bloquant la déclaration de son vice-versa
u doit suivre un <= # 5b
car il coutume de bloquer les déclarations correspondantes

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jarodz

Inscription: 12 mars 2005
Posts: 100
Aidé: 14

20 février 2006 6h43 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

A. # 5 a = b, après 5 unité de temps, un simulateur d'exécuter assigner une valeur de B à A.
B. a = b # 5, lorsque simulateur de signer la présente déclaration,
conserver la valeur actuelle de B, puis affecter cette valeur keeped après 5 à une unité de temps.
Il est même avec "<=".

Cordialement,
Jarod

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nand_gates

Inscription: 19 juil 2004
Posts: 908
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20 février 2006 8h32 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

Ce sont les moyens de transport une modèle de retard et un retard d'inertie dans Verilog simulateur.
Si UR sont familiers avec VHDL vous l'aurez!
Je suppose délais que 1ns
# 1 a <= b / / Ce b modèles de retarder le transport apparaîtra en «a» après le 1 ns
a <= # 1 b / / Ce délai modèles d'inertie 'a' suit 'b' après un retard ns 1 Comparé à ce
une impulsion <1ns obtiendrez filtrent au «a»

Plaese renvoyer le lien ci-dessous pour VHDL!
http://www.gmvhdl.com/delay.htm

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novise

Inscription: 14 fév 2006
Posts: 12

20 février 2006 16:38 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

quand # 1A <= B est utilisé b (t) se voit attribuer un à l'instant t 1, d'autre part quand a <= # 1b est utilisé b (t 1) est attribuée à a au temps t 1

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rsjgs

Inscription: 14 fév 2006
Posts: 10

26 février 2006 19:37 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

La différence est que dans le premier cas l'évaluation de l'ERS a lieu immédiatement, mais d'attributions après 1 ns. Dans le second cas, l'évaluation se fait après 1 ns

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darylz

Inscrit le: 24 Mar 2005
Posts: 132
Aidé: 4

27 février 2006 3h21 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

que nand_gates dit est extrait!

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bracketx

Inscrit le: 11 Jan 2006
Posts: 12

28 février 2006 13:20 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

hehe, il ya plusieurs explications.

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positive_edge

Inscription: 13 Feb 2006
Messages: 6

01 Mar 2006 20:12 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

1)

# 1 a <= b

Évaluation de la cession est retardée par la commande de synchronisation.
ERS expression évaluée.
Cession est prévue à savoir un <--- b (t 1)

2) a <= # 1 B

ERS expression évaluée.
Cession est retardée par la commande du temps et il est prévu à la fin de la file d'attente.
Flow continue.
a <- b au temps t 1 simulation

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AlexWan

Inscription: 26 Dec 2003
Posts: 305
Aidé: 6

02 Mar 2006 9:44 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

1 # N a <= b
Ajout de retards de la gauche-side (LHS), du non bloquant les affectations au modèle logique combinatoire est erronée.

Code:

module adder_t2 (co, la somme, a, b, ci);
production de CO;
sortie [3:0] somme;
input [3:0] a, b;
CI entrée;

reg Co;
reg [3:0] somme;

always @ (A ou B ou CI)
# 12 (co, somme) <= a b ci;
endmodule

Si le change au moment de l'entrée 15, puis, si les lignes A, B et intrants ci tout changement au cours du prochain 9ns, les résultats seront mis à jour avec les dernières valeurs de A, B et CI. Ce style de modélisation permet l'entrée de CI pour propager une valeur à la somme et de mener sorties après seulement 3NS au lieu de la nécessaire 12ns de retard de propagation.

Donc, ne placez pas de retards sur le LHS de non bloquant les affectations à un modèle logique combinatoire. Il s'agit d'un style de codage mauvais.

Tout gars mai obtenir le inforamtion plus en détail des papiers Clifford E. Cummings. [/ Code]

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Weng

Inscription: 13 Jan 2006
Posts: 32

03 Mar 2006 20:01 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

Ces blocage et non bloquant cession reflètent le circuit réel?

Quelqu'un peut-il le code d'un exemple?

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Vonn

Inscrit le: 06 Oct 2002
Posts: 254
Aidé: 2

06 Mar 2006 2:25 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

vous qu'il ne ... Voici un exemple:

Si vous écrivez dans votre processus:

a = 1;
b = a;
c = b;
Il s'agit de blocage d'affectation a = b = c = 1 et le circuit généré sera un 3 tampons reliées les unes aux autres

1 --- [buffer ]---> un --- [buffer ]---> b --- [buffer ]---> c

tandis que si vous l'écrire en utilisant non-bloquant

a <= 1;
b <= a;
c <= b;

Ceci est Nonblocking affectation qui signifie:
a = 1
b = ancienne valeur d'un
c = ancienne valeur de b

et le circuit réel sera f / f à la place de tampons

1 --- [f / f ]---> un --- [f / f ]---> b --- [f / f c ]--->

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yuenkit

Inscription: 20 jan 2005
Posts: 110
Aidé: 5

10 mars 2006 10:21 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

délai de transport et les retards d'inertie

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10 mars 2006 10:21 Annonces

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Weng

Inscription: 13 Jan 2006
Posts: 32

14 mars 2006 3:41 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

Quote:

Ces blocage et non bloquant cession reflètent le circuit réel?

Quelqu'un peut-il le code d'un exemple?

Je suis désolé que je n'ai pas à ma question claire.

Ce que je voulais poser est de savoir si ces cessions de blocage et non bloquant avec des retards de refléter le circuit réel. Comment les retards dans les deux affectations à la synthèse de circuit?

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shiv_emf

Inscription: 31 août 2005
Posts: 641
Aidé: 16

09 Sep 2006 18:18 Quelle est la différence entre le # 1 a <= b et a <= # 1 B

Vonn a donné bel exemple! je peux l'utiliser pour la conception de registre à décalage? /

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archillios

Inscription: 29 juin 2005
Posts: 97
Aidé: 4

12 septembre 2006 16:53 Re: Quelle est la différence entre # 1 a <= b et a <= # 1 B

AlexWan a raison, qui est un style de codage mauvais lorsqu'il est utilisé en modélisation de la logique combinatoire. Merci de Alex!
voir le code ci-dessous:

/ *
Mauvais exemple de style de codage
* /
module adder_t2 (co, la somme, a, b, ci);
production de CO;
sortie [3:0] somme;
input [3:0] a, b;
CI entrée;

reg Co;
reg [3:0] somme;

always @ (A ou B ou CI)
# 12 (co, somme) <= a b ci / / non bad-block retard d'affectation style de codage
endmodule
module de la tuberculose;
reg [3:0] a, b;
reg ci;
wire [3:0] somme;
fils co;
adder_t2 DUT (. Co (CO),. sum (somme),. A (A),. B (B),. CI (CI));
initiale
commencer
# 0 (A, B, CI) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (A, B, CI) = (4'h2, 4'h5, 1'h1);
# 5 (A, B, CI) = (4'he, 4'h0, 1'h1);
# 9 (A, B, CI) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "bonne nuit");
$ stop;

fin
endmodule
/////////////////////////////////////////
comportement inattendu va le voir.

après le a / b / ci est modifié, le co (,) somme <= a b ci, est prévue à 12 unités de temps plus tard, avant que le temps est venu, tout changement de a / b / ci aura pour effet d'( co, somme), de sorte que le retard n'est pas # 12.

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