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r_p_sanna
Inscrit le: 18 Oct 2004
Posts: 69
|  19 mars 2006 18:38 créer des pointeurs en Verilog | | |
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| Salut,
Yat-il un way i peut créer des pointeurs ou les listes liées en Verilog? Je pense que VHDL permet de créer un dossier qui, je crois est l'équivalent des pointeurs en C. apports sont les bienvenus. |
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stevepre
Inscrit le: 10 Mai 2001
Posts: 92
| 20 mars 2006 9:57 Re: pointeurs à la création dans Verilog | | |
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| Notice VHDL n'est pas un pointeur. Il est juste une structure de données qui combine un autre type de types de données en un seul.
non. Verilog ne prévoit pas ce genre de capacité, sauf si vous utilisez Verilog système. |
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yaseen1
Inscrit le: 20 Mai 2006
Posts: 49
| 31 janvier 2007 23:00 Re: pointeurs à la création dans Verilog | | |
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| | Il n'est pas possible de créer des listes liées dans Verilog. |
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| 31 janvier 2007 23:00 Annonces | | |
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aji_vlsi
Inscrit le: 10 Sep 2004
Posts: 640
Aidé: 72
Lieu: Bangalore, Inde
| 01 Feb 2007 5:36 Re: pointeurs à la création dans Verilog | | |
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| | yaseen1 a écrit: | | Il n'est pas possible de créer des listes liées dans Verilog. |
Eh bien, vous pouvez * * model liste chaînée, mais il est un joli projet de 2 mois de stage peut-être. Ont convenu qu'il est plus facile avec VHDL et encore plus avec SV.
Ajeetha, CVC
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