synchrones et asynchrones

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s_vlsi

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26 Mai 2006 13:56 synchrones et asynchrones

quelqu'un peut-il me dire la différence entre reset synchrone et aynsynchronous avec le code Verilog?
Reset qui devons-nous partir? Question

Merci & Regards

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sree205

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27 Mai 2006 8:40 synchrones et asynchrones

Pourquoi ne pas u lire l'article sur réinitialise de Cummings Clifford? ce lien est un document sur les réinitialisations, cela aidera votre compréhension.

http://www.sunburst-design.com/papers/

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louisnells

Inscrit le: 08 Mai 2006
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27 Mai 2006 13:27 Re: synchrone et asynchrone

En mode synchrone une réinitialisation qui se passe uniquement lorsque l'horloge est actif (soit sur ve aller ou aller-pulse ve). ie: vous avez mis le signal de réinitialisation jusqu'à ce que les échantillons d'horloge Edge-IT.
Mais dans reset reset asynchrone se produit instantanément.

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zainmirza

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27 Mai 2006 19:11 synchrones et asynchrones

plz écrire également Abt-dire la transmission Transmission synchrone et asynchrone.

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louisnells

Inscrit le: 08 Mai 2006
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27 Mai 2006 19:30 Re: synchrone et asynchrone

Si la transmission est synchrounous il y aura un signal de référence (horloge) qui rend les pairs impliqués dans l'étape de communication à l'unisson. La connexion du programmateur ICSP PIC de la CL est synchrone, car il ya une horloge de référence dans ICSP.
Dans la transmission asynchrone, il n'y aura aucun signal REFERNCE tel. Par exemple RS232 aucun signal d'horloge à-tout.

zainmirza a écrit:

plz écrire également Abt-dire la transmission Transmission synchrone et asynchrone.

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dsocer

Inscription: 04 avr 2006
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29 Mai 2006 4:45 Re: synchrone et asynchrone

synchrone: always @ (CLK posedge)
commencer
if (rst == 0) ......
d'autre ..............
fin

asynchrone: always @ (CLK posedge ou la TVD negedge)

Je pense synchrone est meilleure dans la plupart des applications.

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sree205

Inscrit le: 13 Mar 2006
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30 Mai 2006 12:36 synchrones et asynchrones

Encas d'obtenir une entrée asynchrone, le moyen de rendre le synchroniser sans métastabilité est de doubler le flop d'entrée asynchrones et d'utiliser la sortie du flop deuxième dans la conception.

La même méthode s'applique également à un signal traversant d'un domaine d'horloge à l'autre.

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shankarmit

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30 Mai 2006 14:13 Re: synchrone et asynchrone

Réinitialiser Asynchornous est indépendante de l'horloge et de réinitialisation agira ..

utiliser si reset = 1 alors ..

elsif (Alway (à) l'horloge) ..

In .. reset synchrone seulement si l'horloge est active (postive ou négative) .. et réinitialiser agira

if (alwy () clocl at)
if (reset) ..

désolé, je ne suis pas bon en Verilog .. u écrire de cette manière ..

Observe
Shankar

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eelinker

Inscription: 12 février 2006
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21 juillet 2006 6:31 synchrones et asynchrones

Au nom de ---
écarts constatés sont les suivants:
1) Asynchronus a pas d'horloge et basé sur les barrières de retard plutôt que de flip-flop.
2) Asynchronus n'est pas supporté par les outils de CAO, de sorte qu'il n'est pas sage de conception asynchrone.
3) Pour plus d'informations sur la conception asynchrone référer à ASCnotes.pdf sur le web.
observe

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vcnvcc

Inscrit le: 21 Jul 2006
Posts: 88
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21 juillet 2006 9:21 Re: synchrone et asynchrone

quelques points synch réinitialiser Abt. et asynchrone

1. Asynch réinitialisation est de comparer rapidement à synchroniser, prend moins de matériel, prend moins de pouvoir, mais
chances sont là pour violation calendrier de réinitialisation asynchrone.

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bansalr

Inscription: 22 décembre 2005
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21 juillet 2006 10:19 Re: synchrone et asynchrone

Plz aller au lien ci-dessous pour avoir plus de discussion sur la synchronisation vs async

http://www.deepchip.com/items/0396-01.html

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21 juillet 2006 10:19 Annonces

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kaustubhkhole

Inscription: 21 janvier 2006
Posts: 102

23 juillet 2006 18:34 synchrones et asynchrones

Horloge et sans horloge!
C'est la plus simple ..... def

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Haytham

Inscription: 06 juin 2004
Posts: 225
Aidé: 14
Lieu: Egypte

23 juillet 2006 21:53 Re: synchrone et asynchrone

Salut
Reset synchrone des moyens pour échantillonner le reset avec le front d'horloge (soit POS ou NEG)
Alors que signifie Asynchronous Reset pour réinitialiser chaque fois que l'état de réinitialisation est active.
Une question importante à la réinitialisation asynchrone est qu'il doit Enlevée E synchrnously de l'entrée reset du module, ce qui est considéré comme une question sur l'intégration système.

Verilog la suivante est correcte

Quote:

synchrone: always @ (CLK posedge)
commencer
if (rst == 0) ......
d'autre ..............
fin

asynchrone: always @ (CLK posedge ou la TVD negedge)

Pour la conception de circuits intégrés numériques, nous utilisons toujours la réinitialisation asynchrnous

Pour la transmission synchrone signifie que le signal d'horloge est transmise avec les données tandis que l'un des moyens asynchrones pas d'info d'horloge du tout.

Dans la transmission asynchrnous, l'horloge est à nouveau extrait les données ODM utilisant CDR circuit (horloges de récupération de données), puis les données sont synchronisées avec l'horloge de domaine du destinataire de l'aide de 2 francs au moins

Merci

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