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qslazio
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|  15 mars 2007 15:26 comment quantifier MOS commutateur S / H erreur linéaire décantation pour l'ADC? | | |
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| Supposons que le commutateur CMOS résistance et le condensateur d'échantillonnage est constante et la conduite source de tension est idéal. Et ce S / H est destiné à ADC.
Alors la source d'erreur uniquement pour CMOS switch échantillon-hold circuit de décantation est linéaire ( «Let's just oublier l'injection de charge ou de traversée).
Tant que les conditions ci-dessus sont vraies, les échelles linéaires régler seulement l'entrée un peu par (1-exp (-ts/tau)) "tau = 1 / (Ron × Csamp)". Et il ne sera pas introduire de distorsion ou le niveau sonore augmente. Il ne échelles le gain du signal un peu.
Ma question est de savoir comment est cette erreur linéaire régler en relation avec S / H ou ENOB CAN ou la résolution. Comme nous le savons ENOB ADC est liée avec SNR qui peut être déterminé par analyse FFT.
Mais quand nous faisons la tension échantillonnés FFT avec l'erreur linéaire de décantation. Il semble que ce ne sera pas modifier le résultat de SNR beaucoup parce que pas de bruit d'appoint ou de fausser le jeu est ajouté et il ne redimensionne l'entrée un petit peu.
Je demande cela parce que maintenant je suis l'optimisation d'un commutateur CMOS d'échantillonnage pour Sigma-Delta ADC avec analyse FFT. Parce que je veux pour réduire la distorsion injection de charge indeced. Je dois réduire la taille du commutateur. Je veux savoir comment les petites puis-je aller pour la sécurité.
Quiconque s'il vous plaît aidez-moi!
Merci beaucoup. |
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gingerjiang
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| 16 mars 2007 2:23 Re: comment quantifier MOS commutateur S / H erreur linéaire de décantation des | | |
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| pour l'exécution du Connecteur Active Directory ne pas être dégradé, le S / H circuit nécessité de régler à l'ensemble de la résolution du CDA, de sorte que le règlement des exp erreur (-ts/tau) devrait être inférieure à LSB / 2 de l'ADC
pour réduire l'effet de l'injection de charge, ce qui diminue seulement la taille du commutateur n'est pas suffisant. pour réduire cet effet, utiliser l'architecture différentiel complet et le plan d'échantillonnage du fond technique.
définir la taille de passer à assurer l'erreur d'échantillonnage de phase d'échantillonnage dans l'ensemble de la résolution.
bonne chance |
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qslazio
Inscrit le: 23 Mai 2004
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| 16 mars 2007 2:48 Re: comment quantifier MOS commutateur S / H erreur linéaire de décantation des | | |
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| merci pour la réponse.
intuitivement, je conviens avec vous que le S / H devraient s'installer dans la résolution du CAN.
Mais je suis simplement supposer erreur linéaire règlement des échelles seulement l'entrée, sans ajout de bruit, am I right? Si cela est juste, SNR ne baisse de 20 * log (0,99) ≈ 0.0873dB (en supposant que 1% d'erreur régler linéaire), cette erreur devrait être négligeable. |
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gingerjiang
Inscrit le: 01 Mar 2006
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| 16 mars 2007 4:14 Re: comment quantifier MOS commutateur S / H erreur linéaire de décantation des | | |
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| Eh bien, maintenant je pense que votre opinion est raisonnable dans S / H circuit tout du moins
escaladant les entrées ne fait que réduire l'oscillation du signal, à savoir la plage dynamique, cet effet est négligeable
attendre l'avis des autres |
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qslazio
Inscrit le: 23 Mai 2004
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| 27 mars 2007 15:49 comment quantifier MOS commutateur S / H erreur linéaire décantation pour l'ADC? | | |
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| Est-ce que quelqu'un peut m'aider? S'il vous plaît donnez votre commentaire.
Merci encore! |
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| 27 mars 2007 15:49 Annonces | | |
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maxwellequ
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Messages: 185
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| 27 mars 2007 19:07 Re: comment quantifier MOS commutateur S / H erreur linéaire de décantation des | | |
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| Chers qslazio,
Ce que vous dites est vrai si les condensateurs d'échantillonnage sont déversées dans la phase de tenir la S / H, qui est probablement votre cas (si la valeur précédente échantillon est restée stockée dans les condensateurs, il vous faudrait une caractéristique filtre passe-bas, mais toujours pas de distorsion).
Le problème est que les effets que vous êtes désireux d'ignorer (non-résistance commutateur linéaire, non-linéaires capacités parasites des transistors interrupteur qui doit également être facturés) transformera cette erreur «gain» dans la non-linéarité .... Ainsi, à la fin, le mieux est de garantir un "complet" de décantation (différence négligeable à savoir entre le réel et idéal de l'échantillon de valeur).
Observe.
PS: Par exemple, si vous supposez que le règlement de la S / H amplificateur est linéaire, alors vous n'avez pas à assurer un règlement «complète» car, encore une fois, si vous aviez seulement une erreur de gain. Le problème est de s'assurer que l'amplificateur est équipé d'un règlement linéaire ..... |
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Btrend
Inscription: 26 Dec 2003
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| 28 mars 2007 10:33 Re: comment quantifier MOS commutateur S / H erreur linéaire de décantation des | | |
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| | qslazio a écrit: | merci pour la réponse.
Mais je suis simplement supposer erreur linéaire règlement des échelles seulement l'entrée, sans ajout de bruit, am I right? Si cela est juste, SNR ne baisse de 20 * log (0,99) ≈ 0.0873dB (en supposant que 1% d'erreur régler linéaire), cette erreur devrait être négligeable. |
À mon avis,
1. si 1% d'erreur régler linéaire est appliquée à tous les niveaux de signal d'entrée, ces erreurs sont depent signal: ΔVmax = Vin_max * exp (-t / τ) = Vin_max * 0.01 = (2 ^ n) VLSB * 0.01
ur-dire le bruit sera plus grande si l'amplitude d'entrée est plus grande.
2. si 1% d'erreur régler linéaire est appliquée à 1LSB, alors ces erreurs est constant
DELTA V = Vin * exp (-t / τ) = VLSB * 0.01
3. if (1) est vraie alors SNR ur se dégradent par N * 0,303 0,09 dB, également THD sera pire
4. if (2) est vraie alors SNR ur se dégradent par 0.09dB, comme l'a déclaré u |
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