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Pratibha md
Inscrit le: 01 Mar 2007
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|  17 mars 2009 12:50 Sync ou async design? | | |
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| Est synchrone ou asynchrone design préféré?
Plz donner les raisons. Async conception est généralement inférer par un loquet en matière de conception FPGA design tout en synchronisation par un flop.
Alors, qui est la meilleure idée de la conception? |
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khamitkar.ravikant
Inscription: 15 juil 2008
Posts: 228
Aidé: 114
Lieu: Inde
| 17 mars 2009 13:37 Sync ou async design? | | |
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| est toujours mieux d'avoir de synchronisation. design comme sortie bascule à un certain temps sont prévisibles et les événements à occure évènements de l'horloge de sorte qu'il est toujours préférable d'utiliser la synchronisation. conception.
if u go pour asynchrone. la conception, puis la performance des FPGA obtenir hamperd et u ne sera pas obtenir les meilleurs résultats.
if u wanna pour vérifier les Xilinx même donne en même même avertissement quand la langue u use templates.
u peut aller à Xilinx ISE Edit -> Langue template -> VHDL -> synthèse de construire -> exemple de codage -> et alors u pouvez consulter l'un des exemples qui est synchronisé. ou asynchrone.
Xilinx donnera avertissement sur asynchrone. dessins et modèles.
vérifier. |
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| 17 mars 2009 13:37 Annonces | | |
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Pratibha md
Inscrit le: 01 Mar 2007
Posts: 221
Aidé: 148
| 18 mars 2009 5:25 Re: Sync ou async design? | | |
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| Tout d'abord je tiens à vous remercier pour la réponse.
J'ai essayé une async D flip flop dans ISE. Mais je n'ai aucune mise en garde. J'utilise ISE 9.1
Pouvez-vous svp indiquer comment puis-je apprendre l'analyse temporelle dans le Front fin de conception? Je veux dire tous les outils version d'évaluation? |
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Radix
Inscription: 23 juillet 2002
Posts: 157
Aidé: 5
| 18 mars 2009 20:11 Re: Sync ou async design? | | |
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| Pratibha MD,
Qu'est-ce qu'un async flip-flop en VHDL / Verilog?
Un flip-flop est ce qui fait en réalité une conception synchrone car il est un élément cadencé. Autres circuits numériques tels que AND, OR, XOR, et multiplexeurs sont des dispositifs asynchrones mais les flops et les compteurs changement sur les bords d'horloge et de saisir l'état des dispositifs async autre.
Vous voudrez peut-être prendre un livre sur la conception numérique pour obtenir des familiers avec certains des concepts. Vraiment design async est censé être une alternative encore moins de puissance pour la conception synchrone puisque vous n'avez pas de free running horloges.
La plupart des dessins ou modèles dans les FPGA / ASIC sont des modèles à synchroniser. Ou du moins ils essaient de l'être! 
Radix |
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