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Frustré par la Bottom-up design partition SOC rencontre

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anwei7208



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Posts: 12


Post 18 juillet 2009 21:21 Frustré par Bottom-up design partition SOC rencontre
Salut, je suis un débutant. Et je suis très frustré par Cadence rencontre guide de l'utilisateur.

Je suis en train de faire une conception partagée de l'approche bottom-up. Le sous-blocs doivent être placés et en déroute. Maintenant, j'ai besoin de les mettre ensemble. Le guide de l'utilisateur Cadence a écrit:

<<<<Après avoir bloquer la mise en oeuvre, un résumé doit être développée pour chaque bloc de conception au niveau qui sera utilisé dans le premier niveau de mise en œuvre.

Pour l'approche bottom-up, de créer un plan de haut niveau où les bloquer au niveau des résumés seront référencés dans le top-level design. >>>>>

Qu'est-ce que cela signifie? Comment puis-je créer abstrait et comment puis-je y faire référence dans la conception de haut niveau? Le guide de l'utilisateur parle surtout top-down approach. Mon design est très simple, mais je ne peux pas les mettre ensemble.

Quel est-il m'aider? Je suis vraiment desparated.

Merci beaucoup
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Post 18 juillet 2009 21:21 Annonces


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shelby



Inscrit le: 04 Jan 2007
Posts: 48
Helped: 5


Post 22 juillet 2009 5:00 Frustré par Bottom-up design partition SOC rencontre
1) Créer un haut niveau où l'on instancie verilog et de connecter tous vos sous-blocs

2) Pour chaque sous-bloc, vous avez besoin pour créer les vues suivantes.
LEF - pour les informations physiques comme la taille, la broche endroits, des barrières, etc ...
Voir le calendrier - Soit ILM ou ETM qui finissent par en être. Lib format. Ceci est pour le moment IO pins de chaque bloc
SI vue - Soit ECO cdb modèle ou si vous effectuez l'analyse de bruit celtique

3) Charge de votre plus haut niveau et verilog LEF / .lib modèles et vous pouvez commencer floorplanning à l'échelon supérieur.
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