à propos de la synthèse

[xworld2008]

dans un module, comment rechercher toutes chemin combinatoire des entrées aux sorties, je pense que d'écrire un script peut le faire.Je ne sais pas comment écrire?somebody help me?

 

[heartfree]

Utilisez PT à déclarer?
Peut-être pt pouvez trouver ces chemins.

 

[eda_wiz]

i na pas compris votre question ..
u voulez en savoir tous les chemins de liste déroulante des entrées aux sorties??

Vous pouvez lire le code ou utiliser Debussy nSchema d'analyser facilement ..

if u wanna trouver retard combo de i \ p pour o \ p
essayer
report_timing-à partir de nom-NOM

 

[Khorram]

Si vous voulez dire comment les outils de synthèse de le faire, vous devez vérifier tous les chemins des entrées aux sorties qui ne passent pas par votre cadencé bloc toujours en Verilog (bloquer le processus en VHDL).

Observe,
KH

 

[xworld2008]

I signifie que, dans ma conception, il ya des chemins qui sont les chemins combinatoires de port d'entrée au port de sortie, j'ai besoin d'un script pour trouver tous ces chemins combinatoires.
Je sais que l'utilisation de "report_timing-à partir de <input port> à <output port> pouvez directement rapport, mais maintenant dans ma conception, il ya des centaines de Port, So i wan d'écrire un script pour identifier ces chemins combinatoires.
Qui peut m'aider?

 

[mark_yeh]

Si vous utilisez DC, il n'ya pas de commandes pour trouver les chemins combinatoires.Il suffit de lire le code HDL, HDL ou l'utilisation de l'analyseur, comme Debussy.

 

[haosg]

set_max_delay-à partir de [all_inputs] à [all_outputs]
report_timing-à partir de [all_imputs] à [all_outputs]-max_paths 10000

 

[zhangpengyu]

dc peut énumérer l'ensemble du chemin
la limite de la Croix-chemin va être content!

 

[tukken]

sythesis séparée du module et primtime utilisateur de signaler tous les voie.

 

[hgby2209]

report_timing utilisation à end_point
alors DC va indiquer le chemin a été passé dans quelle cellule combinatoire.