I
iamxo
Guest
J'ai conçu un échantillon / hold amplificateur pour 14bit 100MS / s entrée ADC.Dans la simulation typique, l'échantillon amplificateur HOLD / montre de bonnes performances, qui a 95dB SFDR.Toutefois, dans le coin lente (MOS lente, lente de la PAC, 120deg temp), l'échantillon amplificateur HOLD / montre des résultats FFT mal avec 80dB SFDR.
J'ai vérifié chaque partie de mon circuit, et a trouvé le ampli op est la cause de SFDR faible virage lent.Dans l'état typique, mon ampli op a en boucle fermée GBW 900Mhz, mais en virage lent, le GBW-boucle fermée est 745Mhz. Donc, si je veux concevoir un échantillon / hold amplificateur qui a 90dB SFDR dans la simulation, dois-je concevoir un circuit qui assure 90dB SFDR à tous les coins??
btw, je utiliser le processus de TSMC 0,18 um, a-t-elle si grande variation coin, ce qui conduit à 15dB différence du coin tt les art coin ..
N'importe qui me donne quelques conseils pour la conception de l'échantillon / bloqueur pour assurer de bonnes performances.
J'ai vérifié chaque partie de mon circuit, et a trouvé le ampli op est la cause de SFDR faible virage lent.Dans l'état typique, mon ampli op a en boucle fermée GBW 900Mhz, mais en virage lent, le GBW-boucle fermée est 745Mhz. Donc, si je veux concevoir un échantillon / hold amplificateur qui a 90dB SFDR dans la simulation, dois-je concevoir un circuit qui assure 90dB SFDR à tous les coins??
btw, je utiliser le processus de TSMC 0,18 um, a-t-elle si grande variation coin, ce qui conduit à 15dB différence du coin tt les art coin ..
N'importe qui me donne quelques conseils pour la conception de l'échantillon / bloqueur pour assurer de bonnes performances.