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[Rob B]

Je cherche des exemples HDL Verilog de la manière de l'interface avec la RAM statique qui est externe au FPGA.Je n'ai pas besoin de quelque chose trop complexe, juste quelque chose de base sur lesquelles s'appuyer.

Ai-je raison de penser que j'aurai besoin de l'état tampon tri au plus haut niveau?

 

[FVM]

Bonjour,

Je n'ai pas d'exemple Verilog, mais il est fondamentalement simple.Je voudrais essayer de parvenir à un fonctionnement synchrone liés à une horloge principale, en utilisant adsress enregistrés et des signaux de commande, execpt pour permettre à écrire, qui aurait shortended attaque et bord de fuite pour une configuration suffisante et maintenez fois.Comme une solution synchrone, ce qui peut être fait avec une PLL supplémentaires générés horloge de fréquence double et 180 ° de déphasage.Sinon, vous devez essayer avec la logique asynchrone, la logique délai élément utilisant.

Cordialement,
Franc

 

[sameem_shabbir]

En ce qui concerne l'IA que vous avez besoin du module contrôleur de mémoire vive pour elle.
Il sera dificile d'aller près de l'autre sens.
Le module de commande permet de RAM RAM externes apparaissent comme RAM linéaire
La plupart des fournisseurs de kit normalement fournir ce module.