E
e_fever_l
Guest
Salut, tout le monde
J'ai quelques questiones environ 558/658 CEE Design principes VLSI - Hand
Exemples de calculs
Nor Calcul retard de la porte
http://python.ecs.umass.edu/ ~ CAD / autre / nor_delay_example.html
1.FALLING et Rising se produit lorsqu'un ↑ B = 0 et A ↓ B = 0, pourquoi?à l'étape 1
2.I pense que C = CgdnA CdbnA CgdnB CdbnB CgdpB CdbpB, à l'étape 3
3.Why longueur de canal double de PMOS? Si PMOS saturer, Id dicided par
une MOS, non pas deux?étape 7
Paramètres de calcul à la main
http://python.ecs.umass.edu/ ~ cad/other/hand_params0.25.html
1.Qu'est-ce que ls dans le tableau?
2.0.25um technologie, mais Lmin = 0.24um, pourquoi?S / D jonctions "side-
diffuse », Lmin = Leffective, non?
Merci!
J'ai quelques questiones environ 558/658 CEE Design principes VLSI - Hand
Exemples de calculs
Nor Calcul retard de la porte
http://python.ecs.umass.edu/ ~ CAD / autre / nor_delay_example.html
1.FALLING et Rising se produit lorsqu'un ↑ B = 0 et A ↓ B = 0, pourquoi?à l'étape 1
2.I pense que C = CgdnA CdbnA CgdnB CdbnB CgdpB CdbpB, à l'étape 3
3.Why longueur de canal double de PMOS? Si PMOS saturer, Id dicided par
une MOS, non pas deux?étape 7
Paramètres de calcul à la main
http://python.ecs.umass.edu/ ~ cad/other/hand_params0.25.html
1.Qu'est-ce que ls dans le tableau?
2.0.25um technologie, mais Lmin = 0.24um, pourquoi?S / D jonctions "side-
diffuse », Lmin = Leffective, non?
Merci!