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A

abhineet22

Guest
S'il vous plaît dites-moi quelle langue est utilisée
1.vera
2.systemc
3.systemverilog
4.tcl/tk
ou quelque chose

 
Je ne pense pas que SystemC et Verilog système sont très populaires dans l'industrie en ce moment.Ils ont besoin d'un certain temps pour être accepté.

 
Je pense que SystemVerilog est venu avec de puissantes fonctionnalités af toutes les autres langues HDL et HDV absence, il est l'un des plus utilisé,
SystemC et Vera a aussi un rôle très important dans la vérification

mais u avez manqué un E-linguistiques de son langage aussi l'un des a utilisé un langage le plus de la vérification

 
Presntly la plupart des enviroenmetns de vérification sont construits dans Verilog, C, E et vera, E dispose actuellement de plus quen vera l'usage, mais encore des gens utilisent des langages Verilog et C dans le cadre de la vérification tyheir, mais l'avenir semble être plus towrds SystemVerilog que SystemC

 
Ouais, "au_sun" est juste, SystemVerilog est devenue la pointe de vérification les plus
des outils de nos jours, VIA l'utilisent.Mais les outils semble cher.Son est si puissant
et sont plus préférable que E et Vera.SystemVerilog est la tendance.

 
Synopsys en 2005 semiar, il ont une nouvelle vérification Méthodologie, utiliser un langage impliqués dès vera

 
La majorité des environnements de vérification utilisés dans les entreprises Verilog C. passent beaucoup de temps et d'efforts dans le développement de méthodologies de vérification et ils ne veulent pas de transit à rien, si vraiment ils n'ont pas besoin.
La seule façon d'aller à des «nouveaux» de vérification aléatoire philosophie contrainte est de réaliser que le bon vieux tests méthode dirigée ne fonctionne plus.Mais les entreprises a beaucoup d'ingénieurs utilisé pour réalisé des tests (qui passent la majorité du temps au maintien d'd'énorme quantité de tests et de production dirigée «régression des rapports« grand) et beaucoup de gestionnaires qui ne veulent pas risquer.
En outre, la vérification n'est pas espace indépendant du reste de développement de puces - il ya SW / HW cloisonnement (en moyenne, il ya plusieurs processeurs sur un ASIC aujourd'hui), SW / HW codesign / coverification.SystemC a un grand avantage qu'il est naturel pour les SW / HW codesign / coverification, mais a également misadvantages grandes (plus de Vera et e) support fonctionnel outil de couverture n'existe pas.
En compagnie, je travaille avec (grand), nous utilisons SystemC / cosimulation Verilog, sur le dernier projet (avant qu'il ne soit Verilog / C).Pourtant nous utilisons des méthodes d'essai réalisé avec quelques faits sur mesure couverture fonctionnelle (pour le type d'application que nous travaillons, il est approprié).

Il me semble que SystemC / cosimulation SystemVerilog sera environnements de vérification de l'avenir.Sous-ensemble de Vera est de toute façon dans SystemVerilog et il est clair que Synopsys est forsing une seconde.On ne sait pas encore, ce plan de Cadence à voir avec leur acquizition Vericity - ils sont la force principale derrière SystemC.Personne ne l'utilisation 3 langues (Verilog e SystemC) pour la conception de tout le processus de vérification /, alors qui sait quels sont leurs plans.

 
maxsnail a écrit:

Synopsys en 2005 semiar, il ont une nouvelle vérification Méthodologie, utiliser un langage impliqués dès vera
 
J'utilise principalement Verilog.Ce n'est pas important que vous utilisiez le type de langage de vérification, je pense que vous aimez cette langue de vérification.

 
SystemVerilog combine VERA et superlog.

Il est le successeur de Vera.

 
quelqu'un pourrait-il dire mieux .... whts avec ModelSim est tcl / tk le plus soutenu par ModelSim ou whts mieux

thnks

 
Je pense que SystemVerilog et SystemC sont statred être favorite dans les industries

 
nous utilisons des langages Verilog et Verilog-A, pour vérifier.

 
Pour moi, synnopsys est habituellement utilisé.Toutefois, de nombreux designers aujourd'hui cherchent à le remplacer par SystemC.

 
nous utilisons encore VHDL

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />
 
Il est vrai, le puissant langage de plus, c'est "SystemVerilog», mais pas plus souvent utilisé.

Je pense surtout utilisé le langage est «SystemC»

 
Salut,
Tcl / Tk n'est pas la langue de vérification.
vera / e / sucre sont aujourd'hui la langue.la prochaine aura lieu SystemC et SystemVerilog.
SystemVerilog est de Vera & superlog.
mais je pense que peut-être plus systemC populaire.

 
Specman est puissant à l'auto de vérifier des outils.E est sa langue.

 
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