a une erreur lorsque je schématique de verilog avec cadence

[mpig09]

chers tous:

j'ai un schéma que je souhaite transférer à verilog netlist, mais
j'ai une erreur
message, peut-on peut-il m'aider?

ERREUR: Impossible de procéder à l'netlisging explicite de l'instance, de l'avis I26 =
schématique, cell = Mux_8to1, lib = adc avec hnlVerilogNetlistExplicit flag set.Soit
sont déversés dans le bus Istance I26 ou il ya un paquet sur le terminal par exemple.
Vous pouvez netlisting continus par la mise en hnlVerilogNetlistExplicit à néant.

J'ai ces articles:
1.transfer Mux_8to1: i pouvez transférer ce sch à un verilog netlist.
2.Déf.taux hnlVerilogNetlistExplicit = nil: undefine variable - hnlVerilogNetlistExplicit
je ne peux donc pas utiliser ce paramètre.
mpig

 

[erikl]

mpig09 a écrit:

Soit il ya des bus split I26 dans le cas ou il ya un paquet sur le terminal par exemple.

 

[mpig09]

J'ai vérifié le circuit, et le résultat est juste de simulation lors de l'utilisation des hspice à simuler.

J'ai gaved cadence
jusqu'à utiliser pour créer verilog modèle.J'ai écrit le code par moi-même.

mpig

 

[sdryk]

Vieux sujet, mais
J'ai eu le problème et a trouvé une "solution"
Je devine vos produits (de la mux) sont nommés à <1>, les <2>
Les ...comme un type de bus.

Pour résoudre ce problème,
j'ai renommé tous les pinout à <1>, les <2 >,...à OUT1, OUT2 ....
Je sais pourquoi ce
n'est plus supporté en utilisant spectreVerilog / Verilog.

Mai, la solution d'être avec vous

sdryk