Additionneur 4 entrée en VHDL additionneur

[killersbeez]

Bonjour, J'ai une question à chaud à l'additionneur programme avec 4 entrées en VHDL! J'ai fait ce code VHDL est-il correct?! Bibliothèque IEEE; Utilisez ieee.std_logic_1164.all; additionneur ENTITÉ est générique (mannequin: temps: = 0 ns); PORT (A, B, C, D: dans std_logic; somme: OUT std_logic); entité finale; architecture fonctionnelle de vipère IS BEGIN PROCESSUS (A, B, C, D) commencer if (A = '0 'et B = '0' et C = '0 'et D = '0'), alors la somme

 

[Fl1pFl0p]

Je suppose que vous êtes débutant, peut-être pour une classe, auquel cas le Ripple Carry Adder est celui que vous serait seaching d'. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple Carry Adder-[/url] et cela explique l'additionneur à ondulation [url = http://www.search .com / référence / Adder_ (électronique] Référence pour Adder (électronique) - Search.com [/url]) qui devrait aider.

 

[killersbeez]

dit cela pour moi et je ne peux pas trouver ce qui ne va pas: erreur de syntaxe, inattendue t_PROCESS, s'attendant à t_IF PROCESSUS v2cc:: (digi.vhdl: dans l'additionneur (fonctionnel): digi.vhdl: 64 digi.vhdl: 1 erreurs

<span style="color: grey;"><span style="font-size: 10px">---------- Post ajouté à 00h45 ---------- Le post précédent était à 00h27 -------- - </span></span>
trouver le problème tout fonctionne, mais est-ce un additionneur 4 entrées ou de ses quelque chose d'autre?!

 

[Fl1pFl0p]

Cette ligne indique le nombre d'entrées: EN std_logic_vector ( 7 DOWNTO 0 ), ce n'est un additionneur 8 bits. L'additionneur d'entraînement peuvent être cascadés pour plus de bits que vous souhaitez. Si vous lisez le lien de référence ci-dessus, et la boucle est source de confusion, essayez de lire cet exemple. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] codage VHDL trucs et astuces: 4 Ripple Carry Adder bits en utilisant la logique de base portes [/url] Ceci est un additionneur niveau de la porte 4bit et banc d'essai pour simuler son comportement.

<span style="color: grey;"><span style="font-size: 10px">---------- Post ajouté à 18h31 ----- ----- post précédent a été à 18:15 ----------</span></span>
O wooo ... ne voyez pas votre code en haut. D'où cela vient-il?

 

[sanju_]

Salut dans votre programme de leurs n'ya pas de report et au lieu de «si», vous pouvez utiliser «l'affaire» serait mieux .. si vous voulez utiliser "if" mieux d'utiliser "elsif ".... vous pourriez recevoir d'erreur dans votre code car vous avez utilisé autant de «si» et une «fin si" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Une suggestion, VHDL offre elsif. Alors au lieu d'utiliser d'autre si chaque fois que vous pouvez utiliser elsif. Le code ressemblera plus propre et facile à déboguer. Vous avez utilisé beaucoup de "if" dans le code ci-dessus, mais ne marche pas avoir assez de "fin si" pour les couvrir tous.