Aide à la OrCad, Leonardo et FPGA Xilinx

[Jeff Taylor-Jackson]

Salut à tous,
Je suis nouveau à la liste et à mon bout de ressources.Je suis sous pression pour terminer une conception visant une Xilinx xc4020 vieux.Ceci fait partie d'une mise à niveau vers une conception héritage.J'utilise un PC dédié, car il est le seul chargé avec le logiciel pour compiler ces dispositifs!
J'utilise OrCad 9.1 et Xilinx ISE 4.2.L'outil est Synthesys Leonardo.La conception est faite en utilisant VHDL.Le problème vient lors de la simulation, et la compilation.J'ai des erreurs semblables à
: Erreur: [Load047] pas de port "a_in6 'trouve pour' entité RDBK_MUX2 '
(Ce qui est un de mes multiplexeurs relecture) Le message d'erreur s'affiche lorsque je compile ou d'essayer de simuler.Etrangement un bloc individuel de VHDL, ne le fait pas, seulement sur la conception complète.
Je pense que l'erreur est de me dire que je n'ai pas de bus (a_in dire comme ci-dessus) connecté, mais ils sont tous là et définis dans le code.
Quelqu'un at-il des idées de la vague et lointain passé ce de cela qu'il s'agit?
Toute aide reçue avec reconnaissance.
Cordialement
Jeff

 

[jhallows]

Pas tous les composants sont mis en œuvre.Si vous pouvez utiliser une version plus récente de OrCAD (10.3), vous pouvez avoir plus de chance parce que la lib, nous redisigned à l'appui 4.2.

Aussi OrCAD déteste double broches pour les dispositifs Xilinx.Donc, si vous a fallu deux VHDL bloc dans votre schéma, vous pouvez changer les broches du port.

 

[Iouri]

Peut-on voir le code s'il vous plaît?

 

[tkbits]

Certains simulateurs ne sont pas correctement en charge "instanciation directe", même si l'outil de synthèse ne.

Si vous utilisez l'instanciation directe, vous pouvez avoir besoin de refaire le code à utiliser les plus âgés et plus lourds "composant" déclarations de définir quels sont les signaux du port sont disponibles pour chaque entité.

S'il n'ya pas de déclarations de composants dans la conception entière, il peut être une indication que le design n'a jamais été simulé.Le design aurait pu être débogué en faisant des signaux internes de rechange pour sonder épingles.

Donc au lieu de
Code:

U_XYZ: carte port entité myEntity (a => b);