V
vjabagch
Guest
Je travaille sur un contrôleur DVI qui permettra d'afficher une mire de barres de couleur sur un écran d'ordinateur avec entrée DVI.
J'ai été capable de simuler la transmission des impulsions de synchronisation horizontale et verticale en utilisant des impulsions de synchronisation Modelsim.En outre, je peux envoyer des commandes I2C à travers un fil pullup (en simulation seulement) qui permet d'initialiser la puce transmetteur DVI 7301C Chrontel.
Je suis l'aide d'une horloge 100 MHz LVDS pour l'entrée et l'alimentation des signaux de l'horloge dans un IBUFGDS (une librairie de composants qui émet un signal d'horloge du signal LVDS).A partir de ce signal de sortie je suis dériver un signal de 40MHz à servir de l'horloge pixel pour un 800 x 600 à 60Hz.La façon dont je tire l'horloge de 40MHz est par la librairie de composants DCM qui réalise des signaux d'horloge de fréquences personnalisées à partir d'une entrée.Question 1.
Est-il possible exécuter une simulation du comportement ou de synthèse post sur la conception de haut niveau qui a les composants DCM dans Xilinx afin que je puisse observer le signal d'horloge provenant à la fréquence différentes (40MHz) par rapport au signal d'horloge d'entrée (100MHz)?Quand je comportementale simuler, je ne recevraient qu'un seul type de fréquence d'horloge et ne vois aucune différence entre l'horloge d'entrée et l'horloge pixel.
Question 2.
Lorsque je tente de lancer la conception par le biais ChipScope je vois constamment des signaux évalués, mais ne vois rien changer sur les ports de données.Bien que ce n'est pas lié à ma première question que je dois être en mesure de déboguer mon projet au moment de l'exécution.En fait, j'ai vu que les valeurs constantes, sans aucune modification.
J'ai un ensemble entrée d'horloge et mes ports série de données qui sont beaucoup plus lent que l'entrée d'horloge.En fait, l'entrée d'horloge est mon horloge pixel, qui n'a même pas le changement.Peut-être que le problème est ailleurs.
Je vous remercie d'avoir pris le temps de lire le post.
Cordialement
J'ai été capable de simuler la transmission des impulsions de synchronisation horizontale et verticale en utilisant des impulsions de synchronisation Modelsim.En outre, je peux envoyer des commandes I2C à travers un fil pullup (en simulation seulement) qui permet d'initialiser la puce transmetteur DVI 7301C Chrontel.
Je suis l'aide d'une horloge 100 MHz LVDS pour l'entrée et l'alimentation des signaux de l'horloge dans un IBUFGDS (une librairie de composants qui émet un signal d'horloge du signal LVDS).A partir de ce signal de sortie je suis dériver un signal de 40MHz à servir de l'horloge pixel pour un 800 x 600 à 60Hz.La façon dont je tire l'horloge de 40MHz est par la librairie de composants DCM qui réalise des signaux d'horloge de fréquences personnalisées à partir d'une entrée.Question 1.
Est-il possible exécuter une simulation du comportement ou de synthèse post sur la conception de haut niveau qui a les composants DCM dans Xilinx afin que je puisse observer le signal d'horloge provenant à la fréquence différentes (40MHz) par rapport au signal d'horloge d'entrée (100MHz)?Quand je comportementale simuler, je ne recevraient qu'un seul type de fréquence d'horloge et ne vois aucune différence entre l'horloge d'entrée et l'horloge pixel.
Question 2.
Lorsque je tente de lancer la conception par le biais ChipScope je vois constamment des signaux évalués, mais ne vois rien changer sur les ports de données.Bien que ce n'est pas lié à ma première question que je dois être en mesure de déboguer mon projet au moment de l'exécution.En fait, j'ai vu que les valeurs constantes, sans aucune modification.
J'ai un ensemble entrée d'horloge et mes ports série de données qui sont beaucoup plus lent que l'entrée d'horloge.En fait, l'entrée d'horloge est mon horloge pixel, qui n'a même pas le changement.Peut-être que le problème est ailleurs.
Je vous remercie d'avoir pris le temps de lire le post.
Cordialement