Aide: débogage 64-bit du code Verilog ALU partitionné

[umairsiddiqui]

Je suis affecté le débogage du code Verilog gatelevel de 64-bit parititioned design ALU.
sa première à base de VLSI mon travail de recherche et je suis assigné une tâche ...............
Ainsi, ses ma première débogage ... gatelevel tout code de simulation et le piratage des conseils tout
& Astuces, des documents relatifs à cette question.suggèrent également des documents / livres sur le général
chemin de données de conception ................................................ .................

 

[jackson_peng]

débogage netlist est presque impossible.Toutefois, depuis l'ADD a une structure régulière, les choses suivantes pourraient être utiles:
1.identifier la structure, BK, CLA, CS, ondulation ...Il est très essentiel, pour chacun d'eux est bulid sur des équations différentes.
2.identifier les signaux critiques, plait Pi, Gi, dans la structure de BK.Et peut-être u peut le faire à partir de CO
3.partition de la netlist sous forme de blocs, de base sur les signaux critiques.
après que vous pouvez avoir une approche structurée, fondée bloc, ADD.

Quoi qu'il en soit, il est temps même, les essayer sur le peu additionneur 4 premiers pour accéder à connaître.

bonne chance

 

[umairsiddiqui]

pouvez-vous / un-un-autre suggèrent livre (s) contenant un important traitement des éléments de conception de chemin de données ...
... Quelques livres seulement traiter des types de quelques extensions, avec multiplicateur et manettes.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />