aide pour NC-Verilog

[Aigneryu]

J'essaie d'utiliser nc-Verilog au lieu de Verilog-XL
mais quand je tape "ncverilog cell.v top.v" que ce que j'ai fait en Verilog-XL
le simulateur ne se lancera pas moins que je tape "ncverilog cell.v top.v accès R"

Par ailleurs, si je dois joindre une cellule basée cell_lib.v lib pour exécuter la simulation,
J'écris "uselib` file = / chemin / cell_lib.v "dans ma liste d'interconnexions, et le Verilog-XL fonctionne bien, tandis que ncverilog ne fonctionne pas avec certains messages d'avertissement.En fait, j'ai trouvé que dès que je mets la syntaxe uselib dans ma liste d'interconnexions, la ncverilog ne s'exécute pas.

Comment peut-elle être comme ça?Quelqu'un peut-il m'aider?ou me montrer des exemples d'utilisation nc-Verilog en mode ligne de commande.

 

[Aramis]

Aigneryu a écrit:

J'essaie d'utiliser nc-Verilog au lieu de Verilog-XL

mais quand je tape "ncverilog cell.v top.v" que ce que j'ai fait en Verilog-XL

le simulateur ne se lancera pas moins que je tape "ncverilog cell.v top.v accès R"Par ailleurs, si je dois joindre une cellule basée cell_lib.v lib pour exécuter la simulation,

J'écris "uselib` file = / chemin / cell_lib.v "dans ma liste d'interconnexions, et le Verilog-XL fonctionne bien, tandis que ncverilog ne fonctionne pas avec certains messages d'avertissement.
En fait, j'ai trouvé que dès que je mets la syntaxe uselib dans ma liste d'interconnexions, la ncverilog ne s'exécute pas.Comment peut-elle être comme ça?
Quelqu'un peut-il m'aider?
ou me montrer des exemples d'utilisation nc-Verilog en mode ligne de commande.