aider à vhdl

[voho]

Salut à tous,Comment faire en vhdl?L'événement est du signal d'entréeevent___ ____________ ____________ ____________ _____
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| __ | | __ | | __ | | __ |V1______ _____________________________________________________
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| __ |V2______________________ _____________________________________
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| __ |V3______________________________________ _____________________
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V4______________________________________________________ _____
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Merci à l'avance

Observe

 

[EDALIST]

pouvez-vous expliquer ce que vous essayez de faire, le schéma de dessin est peu clair ver?

 

[foy]

voulez-vous faire?

 

[tkbits]

Et ce qui arrive après la V4?
Avez-vous le répète depuis le début?

voho a écrit:

Comment faire en vhdl?
L'événement est du signal d'entréeCode:event___ ____________ ____________ ____________ _____

| | | | | | | |

| __ | | __ | | __ | | __ |V1______ _____________________________________________________

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| __ |
V2______________________ _____________________________________

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| __ |V3______________________________________ _____________________

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| __ |V4______________________________________________________ _____

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[maksya]

Je pense que l'algorithme est quelque chose comme ça:
signal we will have to increment a coutner (0,1,2,3,0,1...).

Pour chaque augmentation de cas
de signal de pointe, nous aurons une augmentation de coutner (0,1,2,3,0,1 ...).Le compteur
de production est l'adresse d'entrée du démultiplexeur.

.

Et l'entrée de démultiplexeur est le cas.

, Is it so?

voho,
est-il ainsi?

 

[voho]

thank'a tous pour votre aide,

Je veux faire de ce premier événement à générer des cas i (pulse) en V1, deuxième événement i générer cas inV2, troisième événement i générer cas en V3

observe

 

[sp_harikrish]

Salut,
il ressemble à un signal décalée sur chaque bord de la hausse de l'horloge.
vous pouvez utiliser registre à décalage dans ce cas.

 

[nand_gates]

Commander le code ci-dessous!
Hope this helps!

Code:

ieee bibliothèque;

ieee.std_logic_1164.all utilisation;sequncer entité estport (

cas: en std_logic;

premier: en std_logic;

v1: out std_logic;

v2: out std_logic;

v3: out std_logic;

v4: out std_logic);sequncer fin;comportement de l'architecture est sequncer

signal shift_pos: std_logic_vector (3 downto 0);

signal shift_neg: std_logic_vector (3 downto 0);commencer - se comporter

v1 <= pas shift_pos (0) ou shift_neg (0);

v2 <= pas shift_pos (1) ou shift_neg (1);

v3 <= pas shift_pos (2) ou shift_neg (2);

v4 <= pas shift_pos (3) ou shift_neg (3);positve_edge: processus (état de cause, rst)

begin - positve processus de pointe

si rst ='0 'then - reset asynchrone (active low)

shift_pos <= (others =>'0 ')

elsif event'event et l'événement ='1 'alors - augmentation de l'horloge de pointe

shift_pos <= shift_pos (2 downto 0) & shift_pos (3);

fin si;

fin processus positve_edge;neg_edge: processus (état de cause, rst)

begin - processus neg_edge

si rst ='0 'then - reset asynchrone (active low)

shift_neg <= (others =>'1 ')

elsif event'event et l'événement ='0 'alors - augmentation de l'horloge de pointe

shift_neg (0) <= shift_neg (2 downto 0) & shift_neg (3);

fin si;

fin processus neg_edge;fin de se comporter;