Aidez-moi à modifier les diviser par 2 le code à l'encontre de diviser par 4 contre

[anoop12]

Salut à tous, j'ai écrit le code pour diviser par 2 contre. Je dois le modifier pour diviser par 4 contre. Quelqu'un sait comment le modifier? Toute autre manière? Merci Voici le code --------------------------------------- bibliothèque IEEE, l'utilisation IEEE. std_logic_1164.all; entité divide_by_2 est le port (clk_i: en std_logic; reset: au std_logic; clk_div2: hors std_logic); fin divide_by_2; l'architecture RTL du divide_by_2 est le signal Q: std_logic; entamer le processus (clk_i, reset) commencer if (= réinitialisation '0 ') alors q

 

[altair_06]

Salut, utiliser un compteur pour compter deux cycles d'horloge et ensuite inverser la sortie. Espoir u eu une idée.

 

[addn]

signal Q: std_logic_vector (1 downto 0); ................ commencer le processus (clk_i, reset) commencer if (reset = '0 ') alors q

 

[karthikpnair]

il serait préférable de le VHA l'argument dans le cas de boucle de programme addn comme suit: if ((reset = '0 ') ou (q = '00')) alors ............. ....... ..................

 

[Iouri]

Pourquoi avez-vous besoin d'ajouter OP = q '00 '?

 

[smileysam]

si u donnent sortie d'un compteur comme CLK à un autre problème je pense ur sera résolu! dans ce cas le CKT l'aura asynchrone. bien utiliser une variable d'abord faire 0; AT q