B
Bartart
Guest
hola! ceci est mon code, comme vous pouvez voir mon travail est de concaténation des bits de données partielles XXX1XXXX où x est données à partir cntDataIn MCirqMask [07:05]
Aidez-moi avec mon code Verilog que concaténer les bits de données
D
dinnu
Guest
Bonjour, vous pouvez juste écrire comme MCirqMask
B
Big Boy
Guest
La façon la plus simple serait, dans ce cas: MCirqMask
E
eda_wiz
Guest
[Quote = Big Boy] Le plus simple serait, dans ce cas: MCirqMask
B
Big Boy
Guest
Si cela se traduit par une LUT ou discrète, voire! Mais beaucoup de synthétiseurs d'aujourd'hui seront en mesure de traduire ou de portes, avec des apports constants, à une logique simple (x ou 0 se tourneront tout simplement x et x ou 1 deviendra ainsi un intérieur unique Vcc). Donc, cela pourrait être un moyen simple pour tester votre synthétiseur
En regardant le code généré RTL.
En regardant le code généré RTL.
C
cawan
Guest
Ce n'est pas un gros problème. J'accepte le point de dinnu: MCirqMask