Aménagement: Tout risque posé deux w <<L Fermer transistor?

[xun36]

Salut,

J'ai deux ou plusieurs transistors avec W = 0,5 L = 50.Je tiens à les mettre à la disposition un par un, aligné par leur longueur.Mais dans ce cas la les canaux de deux MOS devient très proche.Yat-il un risque?Comme la porte d'inverser la tendance à Nwell ptype et de faire une courte inbetween les deux canal N?

Merci.
<img src="http://images.elektroda.net/7_1234516935_thumb.jpg" border="0" alt="Layout: Any risk put two w<<L transistor close?" title="Aménagement: Tout risque posé deux w <<L Fermer transistor?"/>

 

[aznsj]

Je pense que cela dépend de qui vous règle la RDC sont utilisées.

 

[xun36]

Donc vous voulez dire si la RDC est propre, il devrait fonctionner ...?

aznsj a écrit:

Je pense que cela dépend de qui vous règle la RDC sont utilisées.

 

[shitansh]

Salut,

Ce que je suggère est que si vous voulez gardé deux transistor étroite alinged par longueur chennel alors vous devez ranger comme infrunt de la source d'un transistor il devrait y avoir un autre drain du transistor.

L'avantage de cela est que si les deux transistors sont alors simultanément sur la direction du courant dans les deux Txs sont en direciton inverse, de sorte possiblité est moindre.

Permettez-moi de connaître les autres suggesion sur ce point.

 

[sreevyas]

pourrais-je savoir ce que vous voulez dire par L et W
largeur doit être toujours supérieure à la longueur
Je ne comprenais pas

__sree

 

[keiichi451]

MOS W n'est pas nécessaire d'être plus grande que L.

Un exemple d'une longueur de canal importante est que si vous souhaitez créer un simple retard RC en utilisant un MOS en triode / région linéaire.Pour créer une augmentation de la R, vous feriez la longueur de canal plus.

 

[snafflekid]

Si les règles de conception-dire qu'il est acceptable, alors il est okay.

Il ya un champ implant dans toute la surface de la Nwell.Cela rend très difficile d'inverser les domaines entre les transistors et de créer un chenal entre deux transistors adjacents.

J'ajouterai, si vous exploitez un transistor avec une tension trop élevée ou Break It Down, cela affectera tout transistor à côté.

 

[sreevyas]

J'ai vu des cas des règles de conception-dire la distance entre deux transistors au moins 3 à 4L

__sree

 

[vpabba]

La RDC Il s'auto-dire qu'il travaillera de concert avec tous les problèmes, mais en général dans l'industrie, tous ne vont pas avec les règles exactes de la RDC signifie qu'ils ont mis de l'espacement entre eux plus que comme spécifié en marks allemands pour obtenir une meilleure qualité et un meilleur rendement.mais dans ce cas, il n'est pas possible dans des technologies plus récentes puisque la technologie est limité par les emplacements Poly u à savoir que le lieu que les transistors sur certaines destinations

 

[rfsystem]

Telle que publiée avant qu'il y ait un champ d'implant dans l'intervalle.S'il ya un fil de poly-dessus de l'oxyde de champ, mais entre les deux longs (L>> W) MOS elle pourrait créer un canal.L'appareil est le MOS d'oxyde parasite domaine qui a une tension de seuil typique supérieure à la tension d'alimentation maximale.Mais au-dessous de la tension de seuil de la SUBTHRESHOLD actuelle pourrait très faible impact des diffusions actuelles qui exigent accurcay élevé.Alors place un arrêt P diffusion qui est relié à Nwell.

Haute tension d'IC sont beaucoup plus critiques où certains appareils ont des tensions de fonctionnement au-dessus des seuils de tension faible champ d'oxyde.