ASIC synthèse Vs synthèse FPGA

[Anjali]

J'utilise synplifyPro pour la synthèse FPGA & dc pour la synthèse ASIC.

synplifyPro utilise filaires et utilise la logique et dc filaire ou la logique, je me sens.

encore des différences plus dans le processus de synthèse entre eux?

 

[rakeshnunna]

Nous devons prendre soin des horloges gated différemment, puisque gated horloges ne peut pas être mis en œuvre dans un FPGA

 

[Anjali]

dans la synthèse ASIC, nous pouvons synthétiser module seul par constaraining les modules restants comme "ne touchez pas».alors que seul bloc seront synthétisées et avec le Frontieres optimisée de ce module.

comme celle que nous pouvons faire dans la synthèse FPGA en utilisant synplifyPro.Ajouté après 53 secondes:
dans la synthèse ASIC, nous pouvons synthétiser module seul par constaraining les modules restants comme "ne touchez pas».alors que seul bloc seront synthétisées et avec le Frontieres optimisée de ce module.

comme celle que nous pouvons faire dans la synthèse FPGA en utilisant synplifyPro.

 

[eeeraghu]

Je n'ai pas une idée de l'outil Synplify, Mais l'a dit ci-dessus est thedifference différences entre les outils twoo stength à la synthèse et non pas les différences de l'ASIC et FPGA synthesis.silencieux et bien il ya beaucoup de différences, tout en synthèse, autrement dit, est pour tout instantiaing de RAM au FPGA (en construction), en utilisant le cas échéant aucun des ressources disponibles disponibles dans le FPGA.etc

observe
Raghu

 

[empoissonnement]

J'avais été utilisé à la fois des outils, mais je crois DC est meilleur outil pour synthsis for ASIC ou FPGA.bien sûr, Synplify Pro est également utilisé sur l'ordinateur de PC!

 

[beckchm]

DC est le meilleur outil pour la synthèse

FPGA utilise les cellules fixes de mettre en œuvre la conception

ASIC utilisations différentes cellules std à la carte de la conception

 

[andromeda]

Il ya Différences plus les similitudes entre l'ASIC et FPGA synthèse:
- Bibliothèques cibles n'ont pas de similitudes à tous les
- Scan d'insertion n'a pas de sens dans le monde FPGA; BIST mémoire n'a pas de sens, toute DFT n'a pas de sens parce que FPGA sont préfabriqués et testés déjà
- La synthèse d'arbres d'horloge est predone dans le FPGA, même pour les PLL
- Vous n'avez pas besoin de fil de fer modèles de charge dans le FPGA
- Clock gating n'ont presque aucune importance dans le FPGA.Pourtant, si vous faites de prototypage FPGA et vous souhaitez voir cette fonctionnalité sur FPGA, la conversion d'horloge gated est soutenu par Synplify Proto et certifient (pas sûr de Synplify Pro).
- Tous les outils ont Synplicity top-down aprouch synthèse (par exemple, si vous utilisez Certifier et le design occupe FPGA sevaral, la synthèse est encore top-down).DC fonctionne encore mieux avec une approche ascendante.Si vous utilisez Cadence RC pour la synthèse ASIC, top-down aprouch est encore le meilleur.
- INSEAD d'utiliser la mémoire du compilateur dur macroes pour le souvenir, des flux de FPGA sur puce à double port souvenirs sont simples membres du FPGA de la cible la bibliothèque
- Les scripts sythesis sont beaucoup plus simples pour la synthèse de FPGA (par exemple vous n'avez pas besoin de mettre des chemins de faux test de la mémoire grâce à des colliers)
- En FPGA, vous n'avez pas besoin et avons des outils comme le module du compilateur
- Tant le FPGA et ASIC outils sythesis ont encore problème avec un certain soutien Verilog2001, principalement avec des pointeurs.Chaque nouvel outil version pointeurs synthétiser mieux alors précédente, mais encore les résultats sont très différents entre les outils et somethimes extrêmement mauvaise.

 

[newbiebk]

l'un de vous me dire de la différence de FPGA et ASIC?

 

[kumar_eee]

Lorsque nous WLL aller pour DFT? ...

 

[Anjali]

avant que P & R