Assignements du tableau dans verilog

[sujithchakra]

Quelqu'un pourrait-il m'aider s'il vous plaît ..... ce qui est erroné dans les affirmations suivantes? reg [7:0] a [0:7], un [1] [0]

 

[aji_vlsi]

a [0:7], un [1] [0]

 

[verma.ind]

Salut .... Je pense que u ont déclarer un tableau unidimensionnel et assignant à réseau bidimensionnel c'est pourquoi il donne une erreur de syntaxe. What u hv déclarer est un tableau 1-D de la largeur de 8 bits ..... Pour matrice 2-D: il est reg [7:0] arr [7:0] [7:0], [/code]

 

[semiconductorman]

verma.ind, je crains que vous l'avez tort mon ami. Le code d'origine (sujithchakra) était correcte mais comme Aji a expliqué qu'il n'est pas possible de Verilog pour faire ce genre de assingment, SystemVerilog permet cependant d'écrire cela. Si vous avez absoultely dois le faire alors essayez ceci. reg [7:0] a [0:7], un [1] = a [1] | 8'b1; Cela fonctionne très bien (Pour la simulation uniquement)

 

[boardlanguage]

a [0:7], un [1] [0]