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negreponte
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Pourriez-vous me pls?
merci
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Asynchronous Design, simulation, de synthèse et les outils électriques
A
arunragavan
Guest
Il ya un livre merveilleux
Asynchronous design by Chris J. Myres publié mon John Willy and Sons.
J'ai tout le livre ..i upload est le livre et si besoin ..autour de ses 40 Mo avec tous les détails.
en ce qui concerne,
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J'ai tout le livre ..i upload est le livre et si besoin ..autour de ses 40 Mo avec tous les détails.
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S
sarath51
Guest
http://www.windsoul.cn/
consulter ce site aussi.Cela a un certain nombre de livres intéressants sur la conception
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X
xiongdh
Guest
l'URL ne peut pas se connecter.
L'URL demandée
n'a pas pu être retrouvé
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N
negreponte
Guest
arunragavan,
pourriez-vous charger, ce livre pls?
merci
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V
vibhute_r_p
Guest
Hey, vous obtiendrez de bonnes infos dans follwoing livre --
Il existe un ensemble complet de async aviliable design.serach pour BALSA
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
le livre --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
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le livre --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
G
gaonkc
Guest
vous pouvez le voir <<Asynchronous circuit design>>
A
arunragavan
Guest
Détails sur le livre
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 par John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback), 0-471-22414-6 (Électronique)
Asynchronous Design Ciruit
A Wilcplnterscience Publication
8z JOHN WILEY SONS,
INCNew York / Chichester / Weinheim / Brisbane / Paris / TorontoSommaire du livrePréface
Remerciements
I Introduction 1
I. 1 Problem Specification 1
1.2 Canaux de communication 2
1.3 Protocoles de communication 4
1., J 8 Représentations graphiques
1.5 Delay-Insensitive Circuits 10
1,6 Hujjfman Circuits 13
I. 7 Muller 16 Circuits
1,8 Timed Circuits 17
1.9 Vérification 20
1.10 Applications 20
1,11 Let s Get Started 21
1.12 Sources 21
Problèmes
2 canaux de communication 23
2.1 Structure de base 24
2,2 structurels Modélisation en VHDL 27
2.3 Les structures de contrôle 31
2.3.1 Sélection 31
2.3.2 Répétition 32
2,4 Deadlock 34
2.5 Probe 35
2.6 Parallel Communication 35
2.7 Exemple: MiniMIPS 36
2.7.1 VHDL Spécifications 38
2.7.2 Op timixed MiniMIPS 48
2.8 Sources 52
Problèmes
3 Communication Protocoles 57
3.1 Structure de base 57
3.2 Actif et passif 61 ports
3.3 Echange d'expansion 61
3,4 Reshufling 65
3.5 Insertion de variables d'état 66
3.6 L'encodage des données 67
3.7 Exemple: Deux oenothèques 71
3.8 Syntaxe-73 Réalisé Traduction
3.9 Sources 80
Problèmes
4 Représentations graphiques
4.1 Graphique de base
4.2 Asynchronous Finite State Machines
42.1 Finite State Machines and Flow Tables
42,2 Burst Mode-State Machines
4.2.3 Extended Mode Burst-State Machines
4,3 Petri Nets
43,1 ordinaire Petri Nets
4.3.2 Signal Transition Graphs
Timed Event / Niveau Structures
4.5 Sources
Problèmes
5 Hunman Circuits
Couvrant 5,1 Solving Problems
5.1.1 Techniques de réduction de Matrix
5.1.2 délimitation
5.1.3 Résiliation
5.1. D Branching
5.2 État Minimization
5.2.1 Trouver le Compatible Pairs
5.2.2 Trouver le maximum Compatibles
5.2.3 Trouver le Premier Compatibles
5.2.4 Configuration de la couverture du problème
5.2.5 Formation du tableau des flux de Réduction
5.3 État d'affectation
5.3.1 Théorie de partition et de l'État d'affectation
5.3.2 Grille de réduction de la méthode
5.3.3 Trouver le maximum Intersectibles
5.34 Configuration de la couverture du problème
5.3.5 Fed-Back Outputs comme des variables d'état
5.4 Deux dangers sans-Level Logic Synthesis
54.1 Two-Level Logic Minimization
5.4.2 Premier Implicant Generation
54.3 Premier Implicant sélection
5,4 4 Combinational Risques
5.5 Extensions pour Opération MIC
5.5.1 Transition Cubes
5.5.2 Fonction Risques
Combinational 5.5.3 Risques
5,54 Burst Mode Transitions
5.5.5 Extended Mode Burst-Transitions
5.5.6 État Minimization
5.5.7 État d'affectation
5.5.8 Deux dangers sans-Level Logic Synthesis
5,6 Multilevel Logic Synthesis
5.7 Mapping Technology
5.8 Generalized C-élément de mise en uvre
5.9 Sequential Risques
5.10 Sources
Problèmes
Muller Circuits 207
6.1 Définition formelle de l'indépendance de vitesse 208
61,1 Sous-classes de Speed-Independent Circuits 210
6.1.2 Quelques définitions utiles 212
6.2 État complet de codage 216
6.2.1 Points de transition et l'insertion des points 217
6.2.2 État Graph Coloring 219
6.2.3 Insertion Point Fonction Coût 220
6.2.4 État de signaux d'insertion 222
6.2.5 Algorithme pour la résolution de 223 violations du SCC
6,3 Hazard-Free Logic Synthesis 223
6.3.1 Mise en oeuvre atomique Gate 225
6.3.2 Generalized C-226 l'élément de mise en uvre
6.3.3 Mise en oeuvre la norme C-230
6.3.4 The Single-Cube Algorithm 238
6.4.Sans danger de décomposition 243
6.4.1 Insertion Revisited 245 Points
6.4.2 Algorithme de dangers sans décomposition 246
6.5 Limitations de vitesse indépendant Design 248
6.6 Sources 249
Problèmes de 251
7 Timed Circuits 259
7.1 Timing Modeling 260
7.2 Régions 262
7.3 Discrete time 265
7.4 Zones 267
7.5 Timing POSET 280
7,6 Timed Circuits 289
7.7 Sources 292
Problèmes de 293
8 Vérification 295
8.1 Protocole de vérification 296
8.1.1 Linear-Time Temporal Logic 296
8.1.2 Time-Quantified Exigences 300
8.2 Circuit de vérification 303
8.2.1 Structures Trace 303
8.2.2 Composition 305
8.2.3 Trace Canonical Structures 308
8.2.4 Miroirs et de vérification 310
8.2.5 Forte de conformité 312
8.2.6 Timed Trace Theory 314
8.3 Sources 315
Problèmes de 316
9 Applications
9.1 Bref historique de Asynchronous Circuit Design
9.2 An Asynchronous-Length Instruction Decoder
9.3 Analyse de la performance
Testing Asynchronous Circuits
Le problème de synchronisation
9.5.1 Probabilité de défaut Synchronixation
9.5.2 La réduction de la probabilité de défaillance
9.5.3 L'élimination de la probabilité de défaillance
95.4 Arbitrage
9.6 L'avenir de l'Asynchronous Circuit Design
9.7 Sources
Problèmes
Annexe A VHDL Forfaits
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Annexe B Ensembles et relations 359
Bi Basic Set Theory 360
B.2 Relations 362
Références 365
Désolé, mais vous avez besoin de login pour afficher cette pièce jointe
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 par John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback), 0-471-22414-6 (Électronique)
Asynchronous Design Ciruit
A Wilcplnterscience Publication
8z JOHN WILEY SONS,
INCNew York / Chichester / Weinheim / Brisbane / Paris / TorontoSommaire du livrePréface
Remerciements
I Introduction 1
I. 1 Problem Specification 1
1.2 Canaux de communication 2
1.3 Protocoles de communication 4
1., J 8 Représentations graphiques
1.5 Delay-Insensitive Circuits 10
1,6 Hujjfman Circuits 13
I. 7 Muller 16 Circuits
1,8 Timed Circuits 17
1.9 Vérification 20
1.10 Applications 20
1,11 Let s Get Started 21
1.12 Sources 21
Problèmes
2 canaux de communication 23
2.1 Structure de base 24
2,2 structurels Modélisation en VHDL 27
2.3 Les structures de contrôle 31
2.3.1 Sélection 31
2.3.2 Répétition 32
2,4 Deadlock 34
2.5 Probe 35
2.6 Parallel Communication 35
2.7 Exemple: MiniMIPS 36
2.7.1 VHDL Spécifications 38
2.7.2 Op timixed MiniMIPS 48
2.8 Sources 52
Problèmes
3 Communication Protocoles 57
3.1 Structure de base 57
3.2 Actif et passif 61 ports
3.3 Echange d'expansion 61
3,4 Reshufling 65
3.5 Insertion de variables d'état 66
3.6 L'encodage des données 67
3.7 Exemple: Deux oenothèques 71
3.8 Syntaxe-73 Réalisé Traduction
3.9 Sources 80
Problèmes
4 Représentations graphiques
4.1 Graphique de base
4.2 Asynchronous Finite State Machines
42.1 Finite State Machines and Flow Tables
42,2 Burst Mode-State Machines
4.2.3 Extended Mode Burst-State Machines
4,3 Petri Nets
43,1 ordinaire Petri Nets
4.3.2 Signal Transition Graphs
Timed Event / Niveau Structures
4.5 Sources
Problèmes
5 Hunman Circuits
Couvrant 5,1 Solving Problems
5.1.1 Techniques de réduction de Matrix
5.1.2 délimitation
5.1.3 Résiliation
5.1. D Branching
5.2 État Minimization
5.2.1 Trouver le Compatible Pairs
5.2.2 Trouver le maximum Compatibles
5.2.3 Trouver le Premier Compatibles
5.2.4 Configuration de la couverture du problème
5.2.5 Formation du tableau des flux de Réduction
5.3 État d'affectation
5.3.1 Théorie de partition et de l'État d'affectation
5.3.2 Grille de réduction de la méthode
5.3.3 Trouver le maximum Intersectibles
5.34 Configuration de la couverture du problème
5.3.5 Fed-Back Outputs comme des variables d'état
5.4 Deux dangers sans-Level Logic Synthesis
54.1 Two-Level Logic Minimization
5.4.2 Premier Implicant Generation
54.3 Premier Implicant sélection
5,4 4 Combinational Risques
5.5 Extensions pour Opération MIC
5.5.1 Transition Cubes
5.5.2 Fonction Risques
Combinational 5.5.3 Risques
5,54 Burst Mode Transitions
5.5.5 Extended Mode Burst-Transitions
5.5.6 État Minimization
5.5.7 État d'affectation
5.5.8 Deux dangers sans-Level Logic Synthesis
5,6 Multilevel Logic Synthesis
5.7 Mapping Technology
5.8 Generalized C-élément de mise en uvre
5.9 Sequential Risques
5.10 Sources
Problèmes
Muller Circuits 207
6.1 Définition formelle de l'indépendance de vitesse 208
61,1 Sous-classes de Speed-Independent Circuits 210
6.1.2 Quelques définitions utiles 212
6.2 État complet de codage 216
6.2.1 Points de transition et l'insertion des points 217
6.2.2 État Graph Coloring 219
6.2.3 Insertion Point Fonction Coût 220
6.2.4 État de signaux d'insertion 222
6.2.5 Algorithme pour la résolution de 223 violations du SCC
6,3 Hazard-Free Logic Synthesis 223
6.3.1 Mise en oeuvre atomique Gate 225
6.3.2 Generalized C-226 l'élément de mise en uvre
6.3.3 Mise en oeuvre la norme C-230
6.3.4 The Single-Cube Algorithm 238
6.4.Sans danger de décomposition 243
6.4.1 Insertion Revisited 245 Points
6.4.2 Algorithme de dangers sans décomposition 246
6.5 Limitations de vitesse indépendant Design 248
6.6 Sources 249
Problèmes de 251
7 Timed Circuits 259
7.1 Timing Modeling 260
7.2 Régions 262
7.3 Discrete time 265
7.4 Zones 267
7.5 Timing POSET 280
7,6 Timed Circuits 289
7.7 Sources 292
Problèmes de 293
8 Vérification 295
8.1 Protocole de vérification 296
8.1.1 Linear-Time Temporal Logic 296
8.1.2 Time-Quantified Exigences 300
8.2 Circuit de vérification 303
8.2.1 Structures Trace 303
8.2.2 Composition 305
8.2.3 Trace Canonical Structures 308
8.2.4 Miroirs et de vérification 310
8.2.5 Forte de conformité 312
8.2.6 Timed Trace Theory 314
8.3 Sources 315
Problèmes de 316
9 Applications
9.1 Bref historique de Asynchronous Circuit Design
9.2 An Asynchronous-Length Instruction Decoder
9.3 Analyse de la performance
Testing Asynchronous Circuits
Le problème de synchronisation
9.5.1 Probabilité de défaut Synchronixation
9.5.2 La réduction de la probabilité de défaillance
9.5.3 L'élimination de la probabilité de défaillance
95.4 Arbitrage
9.6 L'avenir de l'Asynchronous Circuit Design
9.7 Sources
Problèmes
Annexe A VHDL Forfaits
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Annexe B Ensembles et relations 359
Bi Basic Set Theory 360
B.2 Relations 362
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A
AlexWan
Guest
Salut à tous,
Le fichier PDF à partir de liens suivants ne peuvent pas être ouverts.Peut-on télécharger de nouveau?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
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arunragavan
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H
howz
Guest
c'est un bon livre ... il
m'a beaucoup aider ..
je vous remercie d'avoir été si aimable et hellpful
m'a beaucoup aider ..
je vous remercie d'avoir été si aimable et hellpful
T
Thomson
Guest
AlexWan a écrit:
Salut à tous,Le fichier PDF à partir de liens suivants ne peuvent pas être ouverts.
Peut-on télécharger de nouveau?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
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Peut-on télécharger de nouveau?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
T
Thomson
Guest
Salut,
même si
je suis en train de lire le livre collé par moi-même dû à une occasion où je voulais l'occasion de résumer le sujet sur le transfert de signaux asynchrones entre les différents domaines d'horloge, je
n'ai pas l'intention d'étudier ce vaste domaine.
Fondamentalement,
je n'ai pas rencontré autant de logiques mises en uvre par des moyens asynchrones,
ce qui
m'a beaucoup si je les étudier en versant beaucoup de temps.
En outre,
je ne
suis pas familier avec ces circuits, y compris les résultats,
la mise en uvre des moyens et des méthodes d'essai et de vérification.Alors, je vous remercie de votre conseil et la connaissance partagée avec moi si vous
avez conçu ces circuits, et a vraiment l'impression que c'est une tendance à long terme de la conception ASIC.
Thansk,
Thomson
même si
je suis en train de lire le livre collé par moi-même dû à une occasion où je voulais l'occasion de résumer le sujet sur le transfert de signaux asynchrones entre les différents domaines d'horloge, je
n'ai pas l'intention d'étudier ce vaste domaine.
Fondamentalement,
je n'ai pas rencontré autant de logiques mises en uvre par des moyens asynchrones,
ce qui
m'a beaucoup si je les étudier en versant beaucoup de temps.
En outre,
je ne
suis pas familier avec ces circuits, y compris les résultats,
la mise en uvre des moyens et des méthodes d'essai et de vérification.Alors, je vous remercie de votre conseil et la connaissance partagée avec moi si vous
avez conçu ces circuits, et a vraiment l'impression que c'est une tendance à long terme de la conception ASIC.
Thansk,
Thomson