Attention: l'horloge violation trouvé le temps élevé à 544,19 ns sur le registre

[Zhanhe Tuo]

Je simule mon code Verilog avec Quartus II, et il montre Attention: Trouvé violation d'heure d'horloge élevées à 544,19 ns sur le registre "| Led_Display | LED_DATA2 ~ Reg0". Pourrait-on résoudre ce problème s'il vous plaît.

<span style="color: grey;"><span style="font-size: 10px">---------- Post ajouté à 08h55 ---------- Le post précédent a été à 08:53 ----------</span></span>
C'est mon code, merci, toujours @ (posedge CLK) commencer, je

 

[mrflibble]

je simule mon code Verilog avec Quartus II, et il montre Attention: Trouvé violation d'heure d'horloge élevées à 544,19 ns sur le registre "| Led_Display | LED_DATA2 ~ Reg0".

Est-il une configuration / hold violation peut-être? Quel type de fréquence d'horloge utilisez-vous dans la simulation?

 

[Zhanhe Tuo]

La période de l'horloge est 10ns

<span style="color: grey;"><span style="font-size: 10px">---------- Post ajouté à 10h04 ---------- Le post précédent était à 09.: 59 ---------- </span></span>
Merci. Lorsque je change la période d'horloge en 100ns, il semble OK maintenant.

 

[mrflibble]

En guise de dépannage, ce qui si vous faites cette période horloge de 100 ns, est-il disparaître comme par magie, ou avez-vous encore obtenir le même genre d'erreurs? Vous pouvez avoir à exécuter la simulation un peu plus longtemps ...

 

[Zhanhe Tuo]

Je vous remercie.

 

[mrflibble]

Ce serait alors semblent indiquer configuration / hold violation. Ce que vous pouvez faire est de regarder le rapport temporelle statique et de voir quelle partie en particulier, est à l'origine de cette. Plus si ce genre de choses à LED qui se passe réellement à leds, puis une horloge de 100 MHz pourrait être un peu beaucoup de toute façon donc d'avoir à exécuter cette partie de la conception à 10 MHz peut être pas un problème de toute façon ...