attribuer fil inout (Verilog)

S

spman

Guest
J'ai wriiten un code SRAM:
Code:
 module T5 (Adr, IO, Clk, RWL, ResetL); entrée [02:00] Addr; Clk entrée, RWL, ResetL; inout [7:0] IO; reg [7 : 0] r [7:0]; i entier, toujours @ (Clk posedge ou negedge ResetL) si pour commencer (i = 0; i <8; i = i +1) r [i] (ResetL!)
 
dans TT5 module, l'OI doit être un type reg, pas un fil ...
 
Essayez quelque chose comme ça ..
Code:
 fils [10:00] IO; reg [10:00] IOreg; attribuer IO = IOreg; initial commencer IOreg = une certaine valeur; # (un certain temps) IOreg = une certaine valeur; # (un certain temps) IOreg = {10 {1'bz}}; / / fin tristate
 

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