S
spman
Guest
J'ai wriiten un code SRAM:
Code:
module T5 (Adr, IO, Clk, RWL, ResetL); entrée [02:00] Addr; Clk entrée, RWL, ResetL; inout [7:0] IO; reg [7 : 0] r [7:0]; i entier, toujours @ (Clk posedge ou negedge ResetL) si pour commencer (i = 0; i <8; i = i +1) r [i] (ResetL!)