K
kamesh419
Guest
Chers tous,
J'ai un modèle.Le modèle est affiché dans le lien suivant ci-dessous.
http://www.aisl.cyd.liu.se/temp/image.jpg
Il a une8-bit Adder
1)
8-bit Addera Verilog-A Module
2)
un module Verilog-ASome VPWLF Sources which take "files" as inputs.
3)
Des sources qui tiennent VPWLF "files" comme intrants.
:Quelques faits:
I have to simulate it for 8, 12 and 16 bit adders.
1)
Je dois simuler pour les 8, 12 et 16 bits additionneurs.Non seulement que
j'ai besoin de simuler l'ensemble du modèle avec un additionneur (8,12 et 16 bits), mais aussi, je dois simuler pour les multiplicateurs et Divider (8, 12 et 16 bits) ainsi.Alors maintenant, le nombre de cas pour moi, ce serait probablement plus de 9 ou si
j'ai l'intention de faire de combinaisons de additionneurs, des multiplicateurs et Dividers.The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2)
Le nombre de sources VPWLF aussi changer en conséquence et en fait le Verilog-A modules.
:Ce que je veux faire:
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1)
Simuler mon modèle indiqué dans l'image (en utilisant le spectre) et comme expliqué ci-dessus (le nombre de ces modèles que
j'ai besoin de simuler l'est de 9 ou plus).Ainsi, le nombre de sources VPWLF avec tous les changements afin que la simulation Verilog-A module.Donc, je crois fermement que
j'ai besoin d'automatiser ce processus de simulation.Depuis le faire manuellement, serait une tâche fastidieuse.Je suis à la recherche de suggestions de votre part dans ce que je peut le faire de manière automatique.
J'ai une certaine idée que l'automatisation doit être fait en utilisant la langue et de l'océan Scripting SKILL.Mais pas sûr exactement comment je peux le faire de manière.Puis me suggérer un quelconque dans la bonne direction.
Merci à l'avance,
Kamesh.
J'ai un modèle.Le modèle est affiché dans le lien suivant ci-dessous.
http://www.aisl.cyd.liu.se/temp/image.jpg
Il a une8-bit Adder
1)
8-bit Addera Verilog-A Module
2)
un module Verilog-ASome VPWLF Sources which take "files" as inputs.
3)
Des sources qui tiennent VPWLF "files" comme intrants.
:Quelques faits:
I have to simulate it for 8, 12 and 16 bit adders.
1)
Je dois simuler pour les 8, 12 et 16 bits additionneurs.Non seulement que
j'ai besoin de simuler l'ensemble du modèle avec un additionneur (8,12 et 16 bits), mais aussi, je dois simuler pour les multiplicateurs et Divider (8, 12 et 16 bits) ainsi.Alors maintenant, le nombre de cas pour moi, ce serait probablement plus de 9 ou si
j'ai l'intention de faire de combinaisons de additionneurs, des multiplicateurs et Dividers.The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2)
Le nombre de sources VPWLF aussi changer en conséquence et en fait le Verilog-A modules.
:Ce que je veux faire:
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1)
Simuler mon modèle indiqué dans l'image (en utilisant le spectre) et comme expliqué ci-dessus (le nombre de ces modèles que
j'ai besoin de simuler l'est de 9 ou plus).Ainsi, le nombre de sources VPWLF avec tous les changements afin que la simulation Verilog-A module.Donc, je crois fermement que
j'ai besoin d'automatiser ce processus de simulation.Depuis le faire manuellement, serait une tâche fastidieuse.Je suis à la recherche de suggestions de votre part dans ce que je peut le faire de manière automatique.
J'ai une certaine idée que l'automatisation doit être fait en utilisant la langue et de l'océan Scripting SKILL.Mais pas sûr exactement comment je peux le faire de manière.Puis me suggérer un quelconque dans la bonne direction.
Merci à l'avance,
Kamesh.