avantage FPGA 7.2 - due à la violation entier on utilise en VHDL

[mr_byte31]

Salut à tous
J'ai fait une rangée 16 arrat et la taille de chaque rangée de 8 bits.
Il s'agira d'une rom pas un bélier si j'ai lu pas de signal dans ce bloc donc je initialiser les
J'ai essayé 2 codes différents
Quote:

éléments de sous-type est std_logic_vector (7 downto 0);

arr type est un tableau (de 0 à 15) des éléments;

signal Arr_data: arr: = (x "00", x "00", x "00", x "00", x "00", x "00", x "00", x "00", x "00 ", x" 00 ", x" 00 ", x" 00 ", x" 00 ", x" 00 ", x" 00 ", x" 00 ");

 

[FVM]

Je ne vois pas de problème avec le code.Il compile avec Altera Quartus.

 

[mr_byte31]

Je sais qu'il n'y a pas d'erreur dans le code
mais quand j'ai appuyé sur le bouton à cocher dans le FPGA Advantage elle montre ce qui suit<img src="http://images.elektroda.net/29_1230648403_thumb.jpg" border="0" alt="fpga advantage 7.2 - violation due to integer use in VHDl" title="avantage FPGA 7.2 - due à la violation entier on utilise en VHDL"/>

 

[FVM]

Avez-vous essayé de déclarer le type directement en une étape sans définir un sous-type avant?
Code:

arr type est un tableau (de 0 à 15) de std_logic_vector (7 downto 0);

 

[mr_byte31]

FVM a écrit:

Avez-vous essayé de déclarer le type directement en une étape sans définir un sous-type avant?Code:

arr type est un tableau (de 0 à 15) de std_logic_vector (7 downto 0);

 

[FVM]

Je vois.Donc je ne comprends pas le problème.Il est légal VHDL, à mon avis.Vérifiez la documentation de l'outil pour des exigences particulières que les interrupteurs de version ou d'autres librairies.