b différence> / w ces deux codes, je me sens à la fois donner des résultats, même

[elexhobby]

Bonjour,
Je suis un newbie à n VHDL lecture Perry 9 e Chap.
J'ai rencontré le code Foll où DIN et CLK sont IN n ports DOUT est OUT Port -

SIGNAL Q1, Q2: BIT;
BEGIN
reg_proc: PROCESSUS
BEGIN
WAIT UNTIL clk'EVENT et CLK = '1 ';
<Q1 = din;
Q2 = Q1;
Terminer le processus;
<= Q1 DOUT QUAND EN '1 = 'ELSE
Q2;

Voici DOUT est déclarée en dehors du processus.Je ne vois pas la différence qui aurait lieu si la déclaration a été écrit DOUT l'intérieur du processus.Je sais que cela a à voir avec les retards du delta, mais je n'arrive toujours pas à comprendre quoi.

Svp aider moi.Merci

 

[tkbits]

elexhobby a écrit:

J'ai rencontré le code Foll où DIN et CLK sont IN n ports DOUT est OUT Port -Code:

SIGNAL Q1, Q2: BIT;

BEGIN

reg_proc: PROCESSUS

BEGIN

WAIT UNTIL clk'EVENT et CLK = '1 ';

<Q1 = din;

Q2 = Q1;

Terminer le processus;

<= Q1 DOUT QUAND EN '1 = 'ELSE

Q2;

 

[bansalr]

Oui, les résultats doivent être aussi mentionnés par tkbits.
Le DOUT va changer dès que l'option Activer est indépendant de haut de l'horloge.
En outre, la synthèse logique donnera un résultat différent dans les deux cas.

 

[elexhobby]

Oh ya ..Merci beaucoup!Aurait dû se rendre ..

 

[Salma Ali Bakr]

DOUT est asynchrone
ne dépend pas de signal d'horloge