bancs d'essai>

[Balakrishna]

Maintenant, j'apprends à écrire du code VHDL.
S'il vous plaît dites-moi l'importance de bancs de test en VHDL codage et les règles qui ont à suivre pour écrire des bancs de test?

 

[gliss]

Essayez ce livre: rédaction Modèles de test, de vérification fonctionnelle des modèles HDL.

http://www.edaboard.com/viewtopic.php?t=72070

 

[mendozaulises]

Le livre recommandé par gliss est définitivement un must, même si c'est très orienté sur le matériel de vérification des langues.
VHDL et Verilog sont langages de description de matériel, de sorte que le but de ces langues est d'écrire du code synthétisable (même si elles ont des structures qui ne sont pas synthétisables).
Vous pouvez écrire bancs de test de base avec le langage VHDL, qui sera suffisant pour petits dessins.Le but de bancs de test est de simuler des situations que votre design sera le visage quand elle est synthétisée, les signaux de bus à-dire, des contraintes de temps, etc

 

[mmoctar]

bancs d'essai alow vous de mettre de définir l'entrée de votre conception et lorsque vous exécutez votre simulation, il donnera des résultats en fonction de votre entrée.Comme quand vous voulez simuler un compteur, vous pouvez définir le cycle de votre horloge avec un banc de test de fichier et l'exécuter.J'espère que vous comprenez

 

[shraddha]

Salut ....
bancs d'essais ne sont que des modèles sont utilisés pour ces varify exactitude d'un modèle de HDL de sorte que u permet de comparer la réponse o / p avec s'attend à ce values.According u moment où l'information peut voir dans wavforms simulation.it ur est faite avant simulation.for ur plus de détails, consultez la conception VLSI par Dauglas Perry

en ce qui concerne,
shraddha