Y
Yoking
Guest
Im en train d'apprendre VHDL, mais je rencontre un problème embarrassé: i cant simuler ce code VHDL simple avec modelsim6.0 properly.Please m'aider, Merci.Code VHDL:IEEE bibliothèque;
ieee.std_logic_1164.all UTILISATION;
ieee.std_logic_unsigned.all UTILISATION;
ieee.std_logic_arith.all UTILISATION;frediv entité est
port (
CLK: en std_logic;
FR: En std_logic;
qout: std_logic à
);
frediv fin;
l'architecture se comportent de frediv est
signal MID1: std_logic;
commencer
processus (CLK)
- MID1 variable: std_logic;
commencer
si clk'event et CLK = '1 'alors
si en = '1 'alors
MID1 <= pas MID1;
fin si;
fin si;
processus de bout;
<= Qout MID1;
fin comportement;CODE Testbench:IEEE bibliothèque;
IEEE.std_logic_1164.all utilisation;
entité est TB_FREDIV
TB_FREDIV fin;
BEH architecture de TB_FREDIV est
composante FREDIV
port (CLK: en std_logic;
FR: std_logic;
QOUT: std_logic out);
composante fin;: Période: 10 ns = constante;
W_CLK signal: std_logic: = '0 ';
W_EN signal: std_logic;
W_QOUT signal: std_logic;
commencer
DUT: FREDIV
Plan du port (CLK => W_CLK,
FR => W_EN,
QOUT = W_QOUT>);
W_CLK <= pas W_CLK après la période / 2;
Stimuli: processus de
commencer
W_EN <= '1 ';
attendre période;
- Attendre;
processus de bout stimuli;
BEH fin;
configuration de CFG_TB_FREDIV TB_FREDIV est
pour les BEH
fin pour;
CFG_TB_FREDIV fin;
Dernière édition par Yoking le 11 sept. 2008 8:56, édité 1 fois au total
ieee.std_logic_1164.all UTILISATION;
ieee.std_logic_unsigned.all UTILISATION;
ieee.std_logic_arith.all UTILISATION;frediv entité est
port (
CLK: en std_logic;
FR: En std_logic;
qout: std_logic à
);
frediv fin;
l'architecture se comportent de frediv est
signal MID1: std_logic;
commencer
processus (CLK)
- MID1 variable: std_logic;
commencer
si clk'event et CLK = '1 'alors
si en = '1 'alors
MID1 <= pas MID1;
fin si;
fin si;
processus de bout;
<= Qout MID1;
fin comportement;CODE Testbench:IEEE bibliothèque;
IEEE.std_logic_1164.all utilisation;
entité est TB_FREDIV
TB_FREDIV fin;
BEH architecture de TB_FREDIV est
composante FREDIV
port (CLK: en std_logic;
FR: std_logic;
QOUT: std_logic out);
composante fin;: Période: 10 ns = constante;
W_CLK signal: std_logic: = '0 ';
W_EN signal: std_logic;
W_QOUT signal: std_logic;
commencer
DUT: FREDIV
Plan du port (CLK => W_CLK,
FR => W_EN,
QOUT = W_QOUT>);
W_CLK <= pas W_CLK après la période / 2;
Stimuli: processus de
commencer
W_EN <= '1 ';
attendre période;
- Attendre;
processus de bout stimuli;
BEH fin;
configuration de CFG_TB_FREDIV TB_FREDIV est
pour les BEH
fin pour;
CFG_TB_FREDIV fin;
Dernière édition par Yoking le 11 sept. 2008 8:56, édité 1 fois au total