Besoin d'aide dans l'esclave I2C

[sakthikumaran87]

Salut à tous, j'ai été affecté à un esclave I2C relise et je dois le rendre compatible avec les modes standard, rapide et HS. Mon doute est, lors du codage du taux de HDL comment pouvons-nous assurer qu'ils sont conçus selon les exigences du protocole de transfert 100kbps .... resp 3.4Mbps. Si la fréquence de la conception est la clé, puis ce qui devrait être la fréquence de la conception, à être fermé en STA? quelle est la formule pour calculer ce Mbps betweem relation et la fréquence. Veuillez Guide. Merci à l'avance.

 

[shaiko]

codage HDL comment pouvons-nous assurer qu'ils sont conçus selon les exigences du protocole de transfert 100kbps .... 3.4Mbps resp. [/QUOTE] I2C (même à 400kbs) est considéré comme très faible vitesse de conception de puces. Par conséquent, les limitations de vitesse seront viens de corriger (ou incorrect) de conception de PCB - ne vous inquiétez pas sur les horaires IC lors de la description de la tranciever I2C avec HDL.

 

[sakthikumaran87]

Salut Shaiko, Merci pour votre réponse. Tout à l'heure j'ai eu une discussion avec un de mes amis. Il a dit que nous pouvons transférer un max. de 1 bit par cycle d'horloge. si nous voulons transférer 400kbits par seconde, puis nous avons besoin de fermer scl à 400KHz fréquence pour qu'elle corresponde à nos besoins. Si l'on considère même comme un signal SCL dans RTL et d'utiliser une plus grande fréq. horloge pour échantillonner la fois scl et les lignes SDA alors nous avons besoin de fermer le calendrier atlest deux fois ie., 800kHz selon critère de Nyquist. pl commentaires à ce sujet.

 

[Lauris]

en ch octets I2C ont petit supplément (ACK), si u se déroulera @ 400khz u permettra d'atteindre 355, (5) Kbit par seconde la vitesse max. Donc, pour 400Kbit par seconde. vous avez besoin de fréquence 450KHz.

 

[sakthikumaran87]

Salut Lauris, Votre demande a un sens. Merci. Ya il doit fermer à 450kHz. Merci de me notifier.

 

[rca]

Juste une question, ce que votre conception est d'horloge moins, je veux dire vous n'avez utilisé que l'horloge SCL pour gérer le protocole I2C, ou avez-vous utilisé une autre horloge pour échantillonner les lignes I2C et de respecter le protocole? Pour info, Synopsys a une certaine ip de tester votre code dans tous les modes, standard, rapide, + rapide, le mode haute.