Besoin d'aide en Verilog Coding

[samiappa.sakthikumaran]

Salut experts, J'ai un doute en Verilog Coding. J'ai récemment entendu dire que lorsque nous convertissons une spécification en un code Verilog nous devons saisir les paramètres de synchronisation figurant dans spec (pour les assertions de signaux et deassertions) car il est dans le code. Qu'est-ce que cela signifie et comment le faire? Merci à l'avance.

 

[gck]

Salut, Je pense que vous parlez de convertir la spécification dans le modèle Verilog. Capture contraintes de temps signifie, en s'assurant que les signaux d'entrée sont revendiqués et infirmé selon le calendrier décrit dans spec. Si vous voyez un SEPC, il ya toujours un chronogramme pour l'exploitation pris en charge. En cas de fonctionnement synchrone, la synchronisation spécifiée sera mise en place et maintenir les délais des signaux d'entrée. En cas de fonctionnement asynchrone, le calendrier sera spécifié temporisation de retard entre les deux signaux de commande devant quelque autre signal qui agit en tant que signal d'impulsion ou le contrôle de cette opération. En cas de Verilog, si vous écrivez le modèle pour la conception alors il peut être contrôlé à l'aide d'une Verilog Construire nommé «Précisez». J'espère que cela répond à votre question. GCK

 

[samiappa.sakthikumaran]

Merci je vais passer par la construction d'spécifiez.