bi directionnelle tampon

[Tan]

Bonjour,

Les principaux critères dans mon dessein est de combiner deux tampons bi-directionnelle en un seul et travailler comme une seule entité.

Pour cela, j'ai conçu deux tampons bi directionnelle, d'un composant instancié deux d'entre eux.

le bloc principal contient maintenant deux tampons bidir Insted de one.if i instatiate un tampon bidir en deux modules alors il montre l'erreur en tant que multiples de conduire le signal.
Quelqu'un peut-il donner une idée comment résoudre ce confusion.I devez utiliser un seul tampon bidir Insted de celui où elle devrait travailler à la fois les composants instatiated ..

espérons im clair wid mes doutes ..

 

[Banjo]

Il n'est pas clair pourquoi vous essayez de combiner deux tampons bi-directionnel.Avez-vous essayé d'augmenter la force d'entraînement sur les résultats?Si tel est le cas, alors vous avez besoin de combiner un bi-directionnelle avec un tampon de mémoire tampon tristate.De cette façon, quand la goupille est une entrée, un seul pilote est le moteur de la logique interne.

 

[Tan]

Jetez un oeil à cette ..

http://www.analog.com/en/subCat/0, 28 ... 0% 255F, 00.htmlmai être c'est la façon de le faire .. mais je ne reçois pas comment instatiate deux tampons bidir ..

si j'ai besoin d'u enverra le code.Please me donner quelque idée de comment le interface.

 

[echo47]

Ce lien Analog Devices ne fonctionne pas pour moi.Tout ce que je vois est "Object Moved ... Erreur".

 

[Tan]

C'est le document I a traversé et la simulation fonctionne bien .. je dois vérifier une nouvelle fois de confirmer si je l'ai fait correctement ou non .. hopefuly i prendrons contact avec vous les gens .. Agan
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 

[arunapai]

Hey dude,

Voir quand ur combinant les deux tampons distincts bidirectionnelle, U Can Do onething.
Rédigez un module distinct pour un tampon et instancier deux fois.Effectuer une mémoire tampon de la taille double

Je n'étais pas très clair sur votre requête.J'espère que je ve elle a répondu à juste titre.

Merci
Arun

 

[Tan]

Salut Arun,
Je vous remercie pour votre i suggestion.however suivi la même chose dans mon programme et obtenir le résultat .. mais la sortie est à venir après le 5 impulsions d'horloge de l'entrée.
Maintenant, je dois résoudre ce ..
Quelqu'un peut-il me laisser entendre sur cette question .. je l'ai pour obtenir la sortie dans l'impulsion CLK prochaine.
Ici, je joins le code ..Pour Premier volet:LIBRARY IEEE;
UTILISATION ieee.std_logic_1164.ALL;

ENTITY bidir EST
PORT (
bidir: INOUT std_logic_vector (1 downto 0);
clk, rst: in std_logic;
INP: IN std_logic_vector (1 downto 0);
outp: OUT std_logic_vector (1 downto 0)
);
FIN bidirectionnelle;

ARCHITECTURE DE arch_bidi bidir EST

- le signal de sig_data: std_logic_vector (1 downto 0);
- SIGNAL A: std_logic_vector (1 downto 0);
- SIGNAL B: std_logic_vector (1 downto 0);
signal OE: std_logic;

BEGIN
PROCESS (clk, rst, oe, bidir)
variable a: std_logic_vector (1 downto 0);
variable b: std_logic_vector (1 downto 0);
- OE variable: std_logic;
BEGIN
if (RST = '1 ') then
outp <= "ZZ";
a: = "ZZ";
elsif clk = '1 'AND THEN clk'EVENT
a: = inp;
outp <= b;
END IF;

if (a / = "ZZ") puis
Π<= '1 ';
autre
Π<= '0 ';
End If;

IF (oe = '0 ') THEN
if (a = "01" ou a = "10") then
bidir <= "11";
b: = bidirectionnelle;
Elsif (A = "11" ou A = "00") THEN
BIDIR <= "00";
B: = BIDIR;
End If;
autre
bidir <= a;
b: = bidirectionnelle;
END IF;
Terminer le processus;
arch_bidi END;
Deuxième composante:
LIBRARY IEEE;
UTILISATION ieee.std_logic_1164.ALL;

ENTITY bidir_22 EST
PORT (
bidir_2: INOUT std_logic_vector (1 downto 0);
clk, rst: in std_logic;
inp_2: IN std_logic_vector (1 downto 0);
outp_2: OUT std_logic_vector (1 downto 0)
);
FIN bidir_22;

Arch_bidi ARCHITECTURE DE bidir_22 Est

- le signal de sig_data1: std_logic_vector (1 downto 0);
- SIGNAL A1: std_logic_vector (1 downto 0);
- SIGNAL B1: std_logic_vector (1 downto 0);
signal oe_2: std_logic;
BEGIN
PROCESS (clk, rst, oe_2, bidir_2)
variable A1: std_logic_vector (1 downto 0);
variable b1: std_logic_vector (1 downto 0);BEGIN
if (RST = '1 ') then
outp_2 <= "ZZ";
B1: = "ZZ";
A1: = "ZZ";
elsif clk = '1 'AND THEN clk'EVENT
A1: = inp_2;
outp_2 <= B1;
END IF;
Si (a1 / = "ZZ") puis
oe_2 <= '0 ';
autre
oe_2 <= '1 ';
End If;
IF (oe_2 = '1 ') THEN
bidir_2 <= a1;
B1: = bidir_2;
elsif (oe_2 = '0 ') then
if (A1 = "01" ou A1 = "10") then
bidir_2 <= "11";
B1: = bidir_2;
Elsif (A1 = "11" ou A1 = "00") Then
BIDIR_2 <= "00";
B1: = BIDIR_2;
End If;
END IF;
Terminer le processus;
Arch_bidi END;
Main instatiating programme après les deux composantes supérieur:LIBRARY IEEE;
UTILISATION ieee.std_logic_1164.ALL;

ENTITY principal est
PORT (
bidir_main1: INOUT std_logic_vector (1 downto 0);
clk, rst: in std_logic;
inp_main: IN std_logic_vector (1 downto 0);
outp_main: OUT std_logic_vector (1 downto 0)
);
FIN principal;

Arch_main ARCHITECTURE DE principal est
bidir composant est
port (
bidir: INOUT std_logic_vector (1 downto 0);
clk, rst: in std_logic;
INP: IN std_logic_vector (1 downto 0);
outp: OUT std_logic_vector (1 downto 0)
);
end component;

composante est bidir_22
PORT (
bidir_2: INOUT std_logic_vector (1 downto 0);
clk, rst: in std_logic;
inp_2: IN std_logic_vector (1 downto 0);
outp_2: OUT std_logic_vector (1 downto 0)
);
FIN composant;

signal sig_data1: std_logic_vector (1 downto 0);
SIGNAL A2: std_logic_vector (1 downto 0);
SIGNAL B2: std_logic_vector (1 downto 0);
signal sig_bidir: std_logic_vector (1 downto 0);
signal sig_bidir1: std_logic_vector (1 downto 0);

BEGIN
U1: carte port bidir (
clk => clk,
rst => rst,
outp => sig_data1,
BIDIR => sig_bidir1,
INP => inp_main);

U2: bidir_22 Plan du port
(clk => clk,
rst => rst,
outp_2 => b2,
BIDIR_2 => sig_bidir,
inp_2 => sig_data1
);

PROCESS (clk, rst, a2, b2)
BEGIN
if (RST = '1 ') then
outp_main <= "ZZ";
elsif (CLK = '1 'AND clk'EVENT) THEN
a2 <= inp_main;
bidir_main1 <= sig_bidir1;
bidir_main1 <= sig_bidir;
outp_main <= b2;
End If;
Terminer le processus;
fin arch_main;J'ai fait de permettre au plus signal.Here interne dans mon programme permettra dépend des données.