bien PAD problème EDD?

[gsheng]

quand PD / mode ND, il ya deux chemins à partir de pad à Vdd,
(1) PAD-> NMOS-> VSS-> VSS BUS ESD-> Vdd à Vss NMOS (ou diode) -> Vdd;
(2) PAD-> Foating bien de PMOS -> Vdd;
Je ne sais pas quel chemin est le chemin principal.ne voie 2 existent?

 

[SUNKING]

Pourquoi ne pas ajouter un PMOS pour les frais de PAD à Vdd?

 

[gsheng]

Parce que le pad est comme 3.3V torlance 5V PAD.Ajouté après 2 heures 5 minutes:Nous ne pouvons nous connecter uniquement en vrac PMOS à base DMV.Sinon, il sera leackage par la diode juntcion.

 

[Baiyawfan]

Je pense que si PAD a une tension negtive ESD, puis chemin (1) est active, si la tension reste postive, le chemin (2) est actif, non?

 

[Ranier]

En cas de I tolérantes / O (structure Nwell flottant), il n'y a pas de chemin de tampons à la DMV.

afin de chemin (1) est seulement disponible.

 

[gsheng]

Rainier a écrit:

En cas de I tolérantes / O (structure Nwell flottant), il n'y a pas de chemin de tampons à la DMV.afin de chemin (1) est seulement disponible.