"Bord pas autorisé dans le niveau sensible chemin" dans comp

[jay_ec_engg]

Lors de la compilation mon banc d'essai Verilog je suis gettting d'erreur "Edge n'est pas autorisé dans le niveau sensible chemin" Que peut être la raison?

 

[Big Boy]

Pouvez-vous donner un extrait de votre code source? Il est difficile de dire sans voir ce qui cloche. Je suppose que vous avez, par exemple, un niveau sensible inscrire (c'est à dire sensible au niveau de verrouillage) et que vous tentez d'assigner une valeur à l'aide d'une déclaration bord sensible.

 

[semiconductorman]

Do u obtenir ce lors de la compilation / simulant le code???? dont simulateur, si vous pouvez partager le code tuberculose?

 

[jay_ec_engg]

Quand je suis en train de simuler ce banc d'essai à cette époque de sa montrant l'erreur suivante .... "Bord pas autorisé dans le niveau sensible chemin" .. quelqu'un peut-il m'aider? Temp Module ----------------------------------------------- ( CLK, enableN, données); entrée CLK; entrée enableN; données de sortie; reg [15:00] temp; / / spécifier au sein du banc d'essai affecter des données = enableN!? temp [15]: 1'bz, toujours @ (negedge CLK) si temp = # 35 {temp [14:00], temp [15]}; précisez specparam BusOff = 40; specparam zéro = 0; ((enableN!) posedge enableN *> data) = (zéro, zéro, BusOff); endmodule endspecify / / Temp

 

[Big Boy]

Pas trop sûr, mais cela pourrait être parce que vous spécifiez le délai de propagation entre le bord enableN sensibilisation et outout données, lorsque les données sont affectés par une affectation continue? Le délai que vous spécifiez s'appliquent à une transition de enableN, lorsque la sortie des «données» dépendent du niveau enableN (au lieu de bord). Que faire si vous spécifiez le retard directement dans la déclaration d'affectation continue?