btw peu diff et std_logic en VHDL

[kil]

Salut à tous, quel est l'diffrence entre les TBI et Std_ulogic et std_logic et comment les différe peu et std_logic après la synthèse. Merci & Regards KIL

 

[vinodkumar]

Comme je sais, Bit-0, 1 à 2 valeurs .. Std_logic 7 valeurs .. combien de valeurs, nous allons modéliser entre 0 et niveau 1 ...

 

[angelote]

Comme vinodkumar dit, BIT a 2 valeurs: '0 'et '1'. Std_logic a 9 valeurs: 'U', 'X', '0 ', '1', 'Z', 'W', 'L', 'H' et '-'. Je sais que le sens de certaines d'entre elles: U = inconnu (*) X = collision - une ligne multisource est entraîné '0 'et '1' en même temps (*) 0 logique = 0 (*) 1 logique = 1 (*) Z = haute impédance (*) W = (je ne sais pas) L = motrice à faible faiblement H = radotage haute faiblement - = (je ne sais pas) Les valeurs marquées (*) sont communs simulation y logique réelle. Avec BIT vous utilisez un monde idéal logique, et avec std_logic vous avez un comportement plus réelle de la logique, et vous permet de simuler des signaux des trois États. Je n'ai jamais entendu parler STD_ULOGIC. La seule différence que je vois entre Bity et std_logic dans la synthèse est la génération 3-Etat.

 

[salma ali bakr]

toujours utiliser std_logic et std_logic_vector ...

 

[kil]

Salut, Quel est le cas même où nous rencontrons à utiliser tous les 9 points forts ... ne les différentes forces dire la vraie force du signal, mais dans la conception numérique, nous avons toujours aller avec soit 1, 0 ou à droite à haute impédance .. lorsque nous rencontrons les autres États droit faible 0, faible 1 états .... faire cette chose tout à voir avec la marge de bruit du circuit CMOS ....... Merci KIL

 

[angelote]

N Les États fragiles sont comme une traction vers le haut ou tirer vers le bas de la résistance. A 0 faibles conserve sa valeur ina un signal multisource jusqu'à ce qu'une autre source met un 1 fort, par exemple. Je ne sais pas, mais je pense que dans les circuits FPGA interne réelle, d'un faible niveau n'est pas synthétisable, signaux multisources ne sont pas autorisés, ni lignes bidirectionnelles, ni les États haute impédance.

 

[SHRIRAM_GAUR]

'U' -> non initialisée Il s'agit de la valeur initiale par défaut pour les objets de type std_logic. Si aucune valeur initiale est spécifiée dans la déclaration d'un objet, l'objet acquiert 'U' la valeur après l'initialisation de la simulation. 'X' -> Forcer les résultats Inconnu 'X' si deux ou plusieurs valeurs opposées forçage ('0 'et '1') conduire un signal de type std_logic. '0 '-> Forcer 0; également connu sous le nom logique de forte '0' Etat. '1 '-> Forcer 1; également connu sous le nom logique de forte '1' Etat. 'Z' -> haute impédance ... l'état haute impédance. «W» - Inconnu> Faible 'W' résultats si deux ou plusieurs valeurs opposées faible ('L' et 'H') conduire un signal de type std_logic. 'L' -> Faible 0; logique faible '0 'Etat. 'H' -> Faible 1; logique faible '1 'Etat. '-' -> Ne fais pas attention; Ne pas l'état des soins. Cordialement, Gaur Shriram

 

[shanmugaveld]

Consultez ci-dessous [url = http://www.velocityreviews.com/forums/t538967-what-is-the-difference-between-the-types-std_logic-and-std_ulogic.html lien] quelle est la différence entre les types std_logic et std_ulogic [/url]