Cadence ncmirror équivalent mixte VHDL / Verilog conception

[Ronc]

Est-il possible dans un flux de simulation Cadence (ncsim) pour accéder à un signal Verilog hiérarchique à partir d'un banc d'essai VHDL, VHDL ou un signal à partir d'un banc d'essai hiérarchique Verilog?Cadence a la particularité nc_mirror qui reproduit les capacités de référencement hiérarchique de Verilog, mais est-il un équivalent en langue mixte?