Cadence-numérique flot de conception ASIC

K

ksrinivasan

Guest
Guys
IAM faire une étude de projet ASIC numérique.Quelqu'un peut-il me dire quels sont les outils que j'ai besoin d'un flux complet de RTL à GDS II flow.Iam en train d'essayer de travailler avec SOC encounter.Is cet outil assez seule ou dois-je avoir Compiler Design et certains tools.Looking avant de plus pour ur aider début

Merci
Srinivasan

 
Simulation fonctionnelle -> SIU
Linting / autres vérifications -> HAL
Synthèse -> Compiler RTL
Vérification formelle -> conforme
Analyis Timing -> Système de chronométrage Rencontre
DFT - Test Rencontre>
Conception physique - SoC Encounter>
- Vérification> ASSURA physique

 
enocunter Soc ne le RTL complète à l'écoulement GDSII ...
si le téléchargement rencontre soc seul est suffisant .. Ai-je raison

 
Salut,

my 2 cents,

Au début, vous avez besoin de savoir la conception ASIC flux complet,

Il ya des outils pointus disponibles pour effectuer des tâches spécifiques, si vous avez besoin de précision, vous pouvez obtenir la liste des outils et leurs fiches techniques, et de quelle fonctionnalité ou quelle partie de la conception ASIC, il sera couvrant peuvent être trouvés sur le portail fournisseur EDA par exemple , visitez le site / / cadence parcourir mentor Synopsys à travers eux, il ya des centaines de fournisseurs de CAO, des milliers d'outils disponibles, sur la base nécessaire, il est difficile de genarlize.

myprayers,
la conception de puces est facile
http://www.vlsichipdesign.com

 
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