cadence rencontrez netlist

[conmourtz]

Bonjour je suis en utilisant le compilateur de conception Synopsys et Cadence Encounter de créer une puce. j'ai une question. je suis à la phase netlist importation. les commandes j'ai besoin d'utiliser au compilateur de conception Synopsys de sorte que la netlist qui sera produite sera la bonne pour la rencontre? voici les commandes que j'utilise: analyser format Verilog $ my_verilog_files élaborée $ my_toplevel create_clock période de 10-nom de CLK [get_ports clk] # Vérifie les avertissements et les erreurs check_design set_input_delay 0-horloge CLK [all_inputs] set_output_delay 0-horloge CLK [all_outputs] set_max_delay 3-de [all_inputs] à [all_outputs] set_max_area 0 0 set_max_dynamic_power set_false_path-à partir de [get_ports reset] uniquify compile_ultra écriture hiérarchie format Verilog-sortie toplevel_post_synth.v write_sdc constraints.sdc est-ce droite ou j'ai besoin de changer / importer autre chose? ty

 

[tariq786]

vérifier rencontrez tutoriel sur l'Internet. Je pense que vous avez toutes les choses nécessaires qui est le fichier et le fichier post_synthesis contraintes. Mais faire vérifier un tutoriel rencontre sur le net.

 

[conmourtz]

je sais ce dont j'ai besoin, je veux juste savoir avec quelles commandes sur la conception du compilateur i produire la netlist droit pour la rencontre ...