Calendrier violation de bloc de mémoire

[vcnvcc]

Dans ma conception, dans l'un des blocs FIFO dans l'instanciation de RAM intégré.Maintenant Tool (outil Quatus, à base de FPGA design) montre quelque chose comme ceci

Info: Design utilise des blocs de mémoire.ou de la configuration tenir fois enfreint des blocs d'adresses des registres de mémoire peut provoquer contenu de la mémoire pour être corrompu.Assurez-vous que tous les blocs d'adresses des registres de mémoire de répondre aux exigences d'installation et maintenez-temps.

Maintenant, pourriez-vous me suggérer quoi faire pour résoudre ce problème??

 

[shankarmit]

base de conception de FPGA dispose d'une mémoire qui ne peut pas fonctionner au-dessus certaine fréquence ..veiller à ce que vos n'avez régler la fréquence de ce qui précède que, tout en générant FIFO en utilisant coregen ...

Vérifiez les documents pour les fréquences ...Cordialement
Shankar

 

[vcnvcc]

Merci pour la réponse Shankar ur ..

Mon conseil à laquelle le FPGA est de 50 Mhz.et ma conception de FPGA dans les œuvres de 60 Mhz ... S'il est question de 2 noms de domaine d'horloge, les précautions ont été prises pour la même ..
Mais ce que je suis soupçonner est ......... lors de l'écriture pour que FIFO qui a instancié RAM (@ 60 Mhz) ou la lecture d'(@ 50 Mhz), une certaine quantité de données se corrompt ... c'est mon hypothèse ..... synchroniseurs sont ajoutés chaque fois que nécessaire ..

S'il vous plaît suggérer quelque chose .......

Cordialement.

 

[shankarmit]

Je suis peu confus que ..votre conseil d'administration fonctionne à 50 MHz moyens ...l'horloge de FPGA est de 60 Mhz ou 50 Mhz ..(Moyens de l'oscillateur de cristal d'horloge) ...Ajouté après 2 minutes:Comme vous le dites les données FIFO est corrompue.FIFO est corrompue que lorsque la longueur du FIFO est minimale et il commence à écraser ...FIFO prendre séparément et le tester avec entrée et sortie 60 MHz à 50 MHz ..la longueur FIFO est le plus important ...Assurez-vous que ...

 

[vcnvcc]

Merci encore Shankar,

Environ 2 horloges,
Dans ma conception qui est chargé pour FPGA de travail 60 et 50 Mhz.travail sur la propriété intellectuelle, un autre travaille côte à 60 MHz et de l'autre côté à 50 MHz.

Maintenant composants montés à bord de tous les travaux à 50 MHz.Et FPGA a 2 broches d'horloge un pour 50 N pour 60 MHz.

Et ce que j'ai dit de données est corrompue fifo ABT est mon hypothèses.en fait, c'est l'ensemble des systèmes, de sorte qu'il peut être aussi un problème de logiciel.Nous sommes juste en supposant n obtention d'un pic à l'esprit ..... si vous connaissez une méthode pour la plz même me le faire savoir ......

 

[mpatel]

vcnvcc a écrit:

Merci encore Shankar,Environ 2 horloges,

Dans ma conception qui est chargé pour FPGA de travail 60 et 50 Mhz.
travail sur la propriété intellectuelle, un autre travaille côte à 60 MHz et de l'autre côté à 50 MHz.Maintenant composants montés à bord de tous les travaux à 50 MHz.
Et FPGA a 2 broches d'horloge un pour 50 N pour 60 MHz.Et ce que j'ai dit de données est corrompue fifo ABT est mon hypothèses.
en fait, c'est l'ensemble des systèmes, de sorte qu'il peut être aussi un problème de logiciel.
Nous sommes juste en supposant n obtention d'un pic à l'esprit ..... si vous connaissez une méthode pour la plz même me le faire savoir ......