ce qui est synthétisable

M

moh_monem43

Guest
bonjour
Je ne comprends pas cette déclaration
Real: nombre réel variant de-1.0E38 à 1,0 E38.pas synthétisables.
synthétisable et non synthétisable.Que signifie cette parole??
Merci

 
Salut ami,

Dans le domaine de VLSI,
l'synthétisable mot joue un rôle clé.
, Where your modular approach becomes a connected gate list.

En fait, quel que soit le code de conception (RTL ou structurelle) que vous écrivez est converti en une netlist
synthétisable, Là où est votre approche modulaire devient une liste grille connectée.

c. Supposons que vous écrivez un code RTL pour l'additionneur,using tools...

alors cette extension est une liste de porte liste des connectés logiquement (XOR, ET, etc) qui peuvent être automatiquement mis en œuvre
en utilisant des outils ...

Maintenant, les codes qui peuvent être convertis en une netlist valable pour le matériel de production seraient synthétisable ..

Dans la logique numérique de la notion des nombres réels n'est pas valide, car nous avons la logique que les deux nombres entiers de base 0 et 1.

Même les concepts normalisés IEEE de Strong / signaux faibles donot aller dans la valeur du point décimal ou fractionnaire du nombre.Thats pourquoi il n'est pas synthétisable.
J'espère que vous êtes maintenant clair.

 
Synthétisable signifie qu'il pourrait être associé à un circuit hardware.
Real type de données ne sont pas synthétisables parce represntation virgule dans H / W ne se limite pas.

Merci
Haytham

 
Signifie que le code HDL peuvent être traduits dans les circuits physiques tels que des registres à décalage, etc compteurs qui peuvent ou peuvent ne pas être correct.

La plupart des outils de synthèse FPGA pour ne supportent pas les nombres réels.

 
Eh bien, c'est comme si l'outil est la conversion de vos RTL en une forme de structure ou d'une netlist de portes ... conformément à ses règles propre ...

 
Alors, que si cela est indispensable pour le déroulement du programme?Comment faire pour surmonter cet obstacle?

 
Chers amis.

nombre à virgule fixe Utiliser uniquement pour nombre réel problème.

Il suffit pour tout.

 
Synthétisable moyens de conversion de votre HDL dans les composants réels (comme des portes, etc flops)
Par exemple vous écrivez un code Verilog:
et (d, b, c);

Cette phrase "synthétise à« une et la porte, qui est, cette phrase, les résultats en matière de création d'une porte ET.
Cela signifie c et b sont les intrants et pour la porte et d est la sortie.

 
synthétisable, un RTL peut être matériel inlto teansform par des outils de synthèse

tels que DC.

Cordialement
moh_monem43 a écrit:

bonjour

Je ne comprends pas cette déclaration

Real: nombre réel variant de-1.0E38 à 1,0 E38.
pas synthétisables.

synthétisable et non synthétisable.
Que signifie cette parole??

Merci
 
Salut,

DC-vous dire currnet direct.Il s'agit d'une valeur analogique et comment vous pouvez le modèle directement, sans aucun processus d'arrondis ou tronqués.Pouvez-vous bien voulu venir à nouveau en détail.

 
DC signifie Design Compiler, un outil de Synopsys qui convertit ur RTL à netlist au niveau porte (mappé à ur la technologie des piles)

 
Si vous avez vraiment besoin pour faire face aux nombres réels (le plus souvent, vous pouvez travailler avec des nombres entiers ou en complément à deux), alors vous aurez besoin pour prendre soin des bits différents et yourselve pièces (signe, la mantisse, exposant).

Je peux vous assurer que c'est très complexe pour les débutants et même les programmeurs expérimentés essayer de l'éviter car elle ralentit les performances du système.Mais si vous avez vraiment besoin de la plage dynamique, bien, pas d'autre choix alors.

Le succès de votre projet

 
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