Certaines questions concernant l'utilisation DC pour la conception ASIC?

[atuo]

1.Comment ensemble de contraintes sur le signal de réinitialisation. J'utilise 'set_ideal_network', et est-ce juste? 2.Comment set_max_fanout sauf l'horloge et de réinitialisation. 3.Lorsque J'ai un module de synthèse A l'étale timing est petite, mais j'ai mis le module A dans un module B top_level et sythesis le module B top_level, et le relais timing est très grand. Les entrées et sorties du port du module A sont tous rigister, et je ne sais pas pourquoi le résultat deux sont si différents?

 

[horzonbluz]

1. set_drive 0 (signal de réinitialisation); set_ideal_networks (signal de réinitialisation); OU set_dont_touch_networks (signal de réinitialisation), 2. set_max_fanout 1 [ports d'entrée]; set_fanout_load 8 [émet des signaux]; set_port_fanout_number 4 [émet des signaux]; set_max_fanout 8 [conception actuelle]; 3. Je pense que votre limite que la mise sur le ports d'entrée et de sortie ne sont pas en fonction des conditions pratiques. S'il vous plaît vérifiez attentivement ces contraintes.

 

[atuo]

Salut, je vais vérifier horzonbluz ma contrainte plus attentivement. Et avez-vous utilisé la contrainte: balance_registers ou optimize_registers? J'ai lu vendus mais ne savez pas les différents d'eux. Je dessine un pipeline, et de rencontrer le relais de synchronisation. Lorsque je tente d'optimiser le timing. Utilisation de la balance_registers après des rapports sythesis et DC: ne peut pas déplacer inscrire. Utilisation de la optimize_registers et rapports DC: le retard d'entrée est trop petite. Comment puis-je faire? concerne atuo

 

[horzonbluz]

1.balance_registers. Ignorer but période d'horloge et le calendrier étale. Utilisez «min-période de recalage" algorithme En synthèse DC. Ne minimise pas la zone 2. optimize_registers. Min-période de recalage (le même que balance_registers). Prend avantage de slack positifs pour repositionner enregistre au niveau des nœuds sortance faible pour réduire le nombre total de registres. Ainsi, il peut minimiser les domaines de la conception. Habituellement, nous n'utilisons pas les deux commandes afin d'optimiser notre conception, car nous avons besoin pour préserver hiérarchique de notre desing. Les deux commandes peuvent plats de notre conception. Ce n'est pas le résultat que nous voulons.

 

[atuo]

Salut, horzonbluz Merci pour votre aide. J'utilise la contrainte que vous fournissez, et le résultat de la synthèse est good.But Je veux savoir comment décider de la num de fanout_load et max_fanout. Est-il une convention ou pas? BTW mon design est un pipeline de module.And une étape de l'oléoduc est le chemin critique. Parce que je ne veux pas modifier ma RTL, je dois dépendre de la reprogrammation de la DC. Je vais essayer de nouveau. concerne atuo

 

[horzonbluz]

Habituellement, lorsque nous la synthèse d'un dessin, nous avons mis en cellule de charge par défaut de notre bibliothèque cible. Pour exzample, j'ai mis ma conception utilisant INVX1 que la cellule de chargement par défaut. J'ai donc mis une charge de 8 fanout [signaux sorties] et le numéro de port set sortance 4 [émet des signaux], vous pouvez voir si un port de sortie peut piloter 32 INVX1, sa capacité de conduire est suffisant. Ces valeurs sont définies accorder à la bibliothèque de Fonderie et de votre besoin.