Certains DC quesitions

[fan1200]

Je suis nouveau dans DC et avoir une certaine questions.Plz aidez-moi.
Je veux changer Verilog HDL, à la netlist, puis changez la netlist de mise en page.
Maintenant, j'utilise vision du design pour changer Verilog HDL, à la netlist.
Voici la première fois que je question.When DC du circuit, il ya une erreur: Impossible de lire les bibliothèques cibles suivants: votre library.db
Puis-je obtenir la bibliothèque de la fonderie ou Synopsys?
La deuxième question:
Je dessine un compteur qui a 2 horloges de même fréquence, mais avec un difference.When phase I DC elle, la clock_ et reset_ sont flottantes (Ils ne t en contact à tout filet autres). Yat-il quelque chose de mal avec les HDL Verilog que je a écrit?Thank you so much.

 

[asicganesh]

Vous devez configurer la bibliothèque de liens et le chemin de la bibliothèque cible.Utilisez les commandes suivantes dans la dc_shell:

dc_shell> set link_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

dc_shell> set target_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

Ce sont des bibliothèques standard qui viennent avec DC ..Vous pouvez ajouter ces commandes à votre fichier. Fichier d'installation aussi pour éviter de taper à chaque fois ..Ajouté après 2 minutesouvez-vous préciser votre deuxième question un peu plus avec des screenshots et vos .. RTL

 

[fan1200]

Pour asicganesh

Je vous remercie pour votre réponse.
si tu veux dire il n'y a rien sur le processus quand je change de Verilog HDL, à la netlist.

la question Secound

J'ajoute un fichier
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 

[asicganesh]

fan1200 I didn't get you ..Je pense que tu as confondu ..Il ya un débit standard ofcourse / processus afin de générer .. netlist

Généralement target_library doit pointer vers la bibliothèque fournie par votre fournisseur de silicium ..Couple de bibliothèques de LSI, TSMC viennent embarqués avec DC qui peut être trouvé dans le chemin ..Durant la cartographie DC seront fonctionnellement Choisir-portes correcte de cette bibliothèque et de calculer le calendrier du circuit en utilisant les données fournies par fournisseur calendrier de ces portes

Sur la bibliothèque d'autre part le lien est utilisé pour résoudre les sous-références design ..espérons maintenant il efface votre doute.

Donc si vous avez une bibliothèque spécifique au vendeur ..vous devrez définir ces variables d'environnement pour les dirigerAjouté après 15 minutesuis-je avoir un regard sur le RTL aussi ..

 

[fan1200]

Module de compteur (out, out_, CK, ck_, res, res_);

input ck, ck_, res, res_;
sortie [7:0] out;
sortie [7:0] out_;fil CK;
fil ck_;
res de fils;
fil res_;
fil [7:0] out_;
reg [7:0] out;assigner ck_ = ~ ck;
assigner out_ = ~ out;
assigner res_ = ~ res;always @ (CK posedge) commencent
if (res == 1'b1 & res_ == 0)
out <= 8'h0;
autre
out <= out 8' h1;
finendmodule

 

[asicganesh]

Essayez de supprimer ck_ et res_ que les ports d'entrée ..

espoir qui va régler le cas ..

 

[fan1200]

Comment faire pour supprimer ck_ comme un port d'entrée?
J'ai supprimer res_ comme un port d'entrée.
Module de compteur (out, out_, CK, ck_, res, res_);

input ck, ck_, res, res_;
sortie [7:0] out;
sortie [7:0] out_;
fil CK;
fil ck_;
res de fils;
fil res_;
fil [7:0] out_;
reg [7:0] out;

always @ (CK posedge) commencent
if (res == 1'b1 & res_ == 0)
out <= 8'h0;
autre
out <= out 8' h1;
fin

assigner out_ = ~ out;

endmodule

mais comment écrire signal différentiel comme port d'entrée?

J'essaie de l'écrire comme toujours @ (CK posedge et negedge) commencent
mais il ya erreur.
quelqu'un peut-il m'aider?

 

[asicganesh]

fan1200 u générer déphasé CLK et réinitialiser l'intérieur ..

u dont ont besoin que le droit d'entrée ..ur changement de code comme celui-ci ..
---------------
Module de compteur (out, out_, ck, res);

ck entrée, res;
sortie [7:0] out;
sortie [7:0] out_;
-------------

 

[fan1200]

À asicganesh

Je conçois un système qui a pour utiliser le signal différentiel. Ainsi, avant que le compteur il ya quelque chose dont les signaux de sortie sont des signaux différentiels, comme signal d'entrée dans le compteur.

 

[asicganesh]

fan1200

OK, puis sur disque dont les broches d'entrée (ck_ et res_) dans votre RTL ...

Let me know if u toujours confrontés au même problème après la synthèse ..

Module de compteur (out, out_, CK, ck_, res, res_);

input ck, ck_, res, res_;

sortie [7:0] out;
sortie [7:0] out_;

fil CK;
fil ck_;
res de fils;
fil res_;
reg [7:0] out_;
reg [7:0] out;

always @ (CK posedge) commencent
if (res == 1'b1 & res_ == 0)
out <= 8'h0;
autre
out <= out 8' h1;
fin

assigner out_ = ~ out;

endmodule

 

[fan1200]

le résultat de DC est upload.
de sorte que le port de ck_ ne pas bien en vous connectant à rien.

Que vais-je faire?
Désolé, mais vous devez vous loguer pour voir cette pièce jointe