Clk Divider>

[vlsi_freak]

Bonjour ..

Comment pouvons-nous concevoir un diviser par trois CLK avec 50% de cycle.

Si quelqu'un ayant une doc de s'il vous plaît partager ..

Merci

 

[avimit]

Prenez registres à décalage 2, 3 bits chacun.Faire de chaque registre à décalage d'un anneau contre, de sorte que Q [2] se nourrit ino D [0].
Reset chacun des compteurs de cet anneau bit 3 à une valeur de Q2Q1Q0 = 110.
Lorsqu'il n'est pas réinitialisé, il fonctionne comme un compteur en anneau.
Maintenant, faites un cycle de travail du comptoir au bord de la CLK ive et l'autre-bord sur IVE.

Maintenant, votre divby3clk est et de Q [2] s prises de chacun des anneaux 2 compteurs de travail sur l'horloge en face.En fait vous pouvez prendre le O / P à partir d'une paire de Q, comme Q [1] s ou Q [0] s
Kr,
Avi
http://www.vlsiip.com