Clock Gating VS Zone question

Z

Zorbas-E -

Guest
Bonjour à tous!

Je voudrais vous demander si vous avez remarqué la même chose que
j'ai fait lors de l'insertion dans une ouverture de l'horloge design.J'utilise des outils Synopsys, Design Compiler, c'est-à-dire pour que PowerCompiler.

Donc, ce que
j'ai observé,
c'est que lorsque je demander l'ouverture de circuit d'horloge zone se rétrécit!
Un peu (1-2%), mais devient plus petit.

Pourquoi?Je veux dire, vous vous attendez à wouldnt pousser un peu par l'introduction de l'ouverture de l'horloge intégrée supplémentaire de cellules?

merci pour votre temps et votre réponse à l'avance!

 
La zone se rétrécit becauses les multiplexeurs, qui sont utilisés pour permettre à un FF à conserver
la valeur ne sont plus nécessaires que lorsque l'horloge est fermé le FF conserve sa valeur.

 
Oui!

C'est une très bonne explication!Je viens de contrôle powercompiler manuels maintenant et pense que cela pourrait être la raison pour laquelle, après avoir vu de belles images et il est là.

Maintenant,
j'ai une autre question qui me dérange.

Quand je fais moteur horloge gating Saif annotation avec l'outil décide de porte par exemple 60% de mes registres.Quand je le désactiver et de passer ensuite la manière typique de l'outil portes 91% des registres, ce qui améliore la puissance dynamique de 10% et la zone!

Pourquoi est-ce que cela se produise, moteur CG algorithme est censé être beaucoup mieux!

 
Êtes-vous en utilisant la même activité de commutation de puissance d'analyse que pour l'optimisation?

 
Oui, je
suis le flux ci-après comme suit:

Après élaboration (GTECH) insérer clock gating et de compiler une fois.Pas de Saif annotation ici.

Puis-je obtenir, après la première horloge gated netlist, je simuler et vous obtiendrez un fichier Saif du simulateur.Puis-je retourner à la synthèse des flux, de permettre à moteur gating horloge et de lire dans le Saif annotation.

compile once again for power driven gate level clock gating.

Ensuite,
j'ai de plus en plus
de compiler une fois de plus pour moteur la porte niveau horloge gating.

Puis-je obtenir après le dernier netlist, i simuler puis de nouveau et pouvoir faire l'analyse.

Ainsi, mes résultats avec moteur sont pires encore faire par rapport à 2 compilations pour l'optimisation, mais avec moteur CG handicapés et Saif pas en cause.

Ai-je fait quelque chose de mal?

Merci de votre considération!

 
Des idées?

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />
 
S'il vous plaît, je voudrais avoir des avis!

Je pense que le moteur, l'algorithme
ne marche pas tenir compte de l'ar muxes qui va à gauche derrière si elle décide de ne pas l'horloge porte certains registres.Ainsi, à la fin
c'est la raison pour laquelle je obtenir plus d'espace et plus dynamique du pouvoir.

Est-ce que l'algorithme
n'est pas efficace?

 
Saif recoupe annotation, comme cela devrait donner une meilleure dynamique de puissance que typique.

 
Oui
c'est ce que je fais,
s'il vous plaît lire les postes précédents.Avant de permettre à moteur gating clock I de simuler et de chercher SAIF annotation de la netlist à horloge fermé.C'est l'outil qui enregistre le sait, et qui sont occupés arent't.

Le fait est
qu'il décide de partir seul pour 60% des registres laissant ainsi beaucoup de multiplexeurs intact.Il en résulte une plus grande superficie et la dissipation de puissance par rapport à ce que je reçois quand je clock gating typique et l'outil juste portes près de l'horloge tous les registres (92%).

Il doit y avoir quelque chose de mal avec l'algorithme.Quel est votre avis?

 
S'il vous plaît voir cet article "Silicon mesures physiques et de faible puissance Clock Gating succès: Un Apple Apple Case Study".
Il explique la raison pour laquelle la zone de sauvegarde.

http://www.snug-universal.org/cgi-bin/search/search.cgi?San Jose,
2007
 
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