CMOS inadéquation paire diff

[dsula]

Salut,
J'ai une diff NMOS-pair qui présente un certain décalage.Ce décalage est dépendant du mode d'entrée commun.J'ai de la difficulté à expliquer cet effet.N'importe qui sait?Comment puis-je éviter cela?Je n'aime pas beaucoup sur le décalage de la paire diff, mais je me soucie le décalage de ne pas modifier toute une série de grandes communes mode d'entrée.

Ou de vous donner quelques chiffres.(La paire diff est utilisé dans un gain unité single ended op Miller-amp)
Je biaiser les intrants à 2V et je mesure 5 mV à la sortie.
Je court les apports dans les 3V et je mesure 8mV à la sortie.

Merci à tous pour toute pensée sur ce point.
ds

 

[pfd001]

il semble qu'il existe un système de crédits compensatoires dans votre amplificateur

 

[pkalavakuru]

Permettez-moi de savoir quels ur une technique utilisant l'whatz les dimensions pour la paire DIFF ur?

 

[nassim_el85]

Salut

aboat vous pouvez trouver des informations utiles à l'inadéquation diff effet paire sur compensé au vieux papier mais utiles ci-dessous:
Marcel JM Pelgrom, ......"Transistor Matching en application analogique CMOS" 1998 IEEE,
aussi, je sais que décalage est liée à la tension d'entrée overdrive et donc sur le CM un.

 

[tekno1]

Offset changer avec le mode d'entrée commun est due à (dans l'ordre de plus de chances de moins probable):

1) transistors d'entrée Retour biais d'effectuer le Ve si Delta-Ve contribution de offsett varie
2) offsett systématiques dues à l'asymétrie
3) Impact effet d'ionisation sur certains transistor avec plus ou moins les préjugés DC

 

[bsrivastava]

Le choix de la dimension plus large de la paire diff mai contribuer à réduire les valeurs de décalage ou de l'utilisation des techniques de décalage d'annulation.

Salut tekno1,
Pourquoi êtes-vous renvoyant partialité ici?N'est-il pas toute valeur finie de VSB (source pour vrac), mais elle sera la même pour les deux paires diff NMOS?

Aussi, quel est l'ionisation par impact?

merci
-Bharat

 

[jerryzhao]

Larher taille des transistors d'entrée.calculer la taille de détail de référence sous la forme inadéquation de la fonderie.
ΔVth = A / √ (WL).où est le coefficient u pouvez l'obtenir à partir du formulaire inadéquation,

 

[MSSN]

can u poste de la schématique montrant l'amplificateur et le feedback

 

[inventer]

Peut-être vos transistors n'est pas stable dans la région de saturation, ou si vous utilisez complémentaires étage d'entrée différentielle qui n'est pas correctement réglé.

 

[okguy]

Dans le livre de Razzavi "Design of IC analogique CMOS", vous avez une explication bien sur les pages 463-480.

 

[niezimei]

une PSRR faible va entraîner cette situation non plus.

 

[shetoos_asu_65]

BIEN ...
A ma connaissance, vous avez deux solutions ...
1) les informations pour rendre les courants de fuite dans le NMOS et PMOS la même chose parce que missmatch causera CMRR mauvais
2) l'autre solution est de diminuer le gain de mode commun qui permettra de diminuer la différence

J'espère que j'ai aidé u
THANX