code de la fonction de vérification

[aaronhe]

Le code de front_end ingénieur certains "module de fonction", il n'y a pas d'avertissement quand je fais la synthèse de DC, mais lorsque je fais une vérification auprès de la formalité, ce module dure environ 6 heures et Formality rapport répond à une erreur fatale et d'abandonner.J'ai essayé de nouveau, mais il happed again!
J'ai vérifié la netlist et trouvé il
n'y a pas
de designware multiplicateur.Puis l'un me donner un peu d'aide?

Cela fait partie du code:
#---------- la fonction ------------------------
fonction [63:0] MUL64xPOW;
input [63:0] V / /
input [6:0] i / /
input [63:0] c / /
reg [63:0] temp0 / /
integer cnt;
commencer
temp0 = V;
for (cnt = 0; cnt <i; cnt = cnt 1)
temp0 = MUL64x (temp0, c);
MUL64xPOW = temp0;
fin
endfunction

#---------- utiliser le code UPER fonction ---------------
toujours @ (*)
commencer
if (integrity_state == S_CALC_P)
commencer
temp = eval msg ^;
for (i = 0; i <64; i = i 1)
commencer
if (f9_p == 1'b1)
eval_temp = MUL64xPOW (temp, i, 64'h1b);
autre
eval_temp = 64'd0;
fin
eval_next = 0;
for (i = 0; i <64; i = i 1)
eval_next = eval_next ^ eval_temp ;
fin
autre
commencer
temp = (eval [63:17], eval [16:0] length_i ^);
for (i = 0; i <64; i = i 1)
commencer
if (f9_q == 1'b1)
eval_temp = MUL64xPOW (temp, i, 64'h1b);
autre
eval_temp = 64'd0;
fin
eval_next = 0;
for (i = 0; i <64; i = i 1)
eval_next = eval_next ^ eval_temp ;
fin
fin#--------- mes informations dans l'établissement de formalités ----------------------------------- ----

ensemble hdlin_dwroot / opt/synopsys/synopsys_2007.12_SP5
ensemble hdlin_vhdl_87 vrai
ensemble hdlin_error_on_mismatch_message faux
verification_set_undriven_signals série X
ensemble hdlin_unresolved_modules black_box
ensemble verification_clock_gate_hold_mode faible
ensemble hdlin_ignore_parallel_case faux
ensemble hdlin_ignore_full_case faux
ensemble hdlin_ignore_map_to_operator faux

set_svf $ source_path / $ cur_design.svf

 

[yx.yang]

1: Tout d'abord, l'utilisation de (;

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

description
n'est pas un bon style;
2: Il semble que vous utilisez la récursivité dans la fonction.Cette cause peut-être la synthèse et la FV problème.

 

[ljxpjpjljx]

dans cette conception de mai ont en boucle, il fera simulateur continuera à exécuter!

 

[aaronhe]

Tout d'abord, remercier yx.yang et lixpjpljx
la réponse d '.

Je vérifie le fichier de log de synthèse, mais ne peut trouver aucune valeur d'avertissement de ce module, tout comme ceux-ci:
Warning: / home1/hewangfeng/zx280402/EPDCP/integrity_snow3g_uplink.v: 636: signé unsigned conversion se produit.(VER-318)
Warning: / home1/hewangfeng/zx280402/EPDCP/integrity_snow3g_uplink.v: 545: non signé, signé à la cession a lieu.(VER-318)
Warning: / home1/hewangfeng/zx280402/EPDCP/integrity_snow3g_uplink.v: 559: non signé, signé à la cession a lieu.(VER-318)
Warning: / home1/hewangfeng/zx280402/EPDCP/integrity_snow3g_uplink.v: 359:
par défaut, de branche CASE ne peut pas être atteint.(ELAB-311)
Warning: / home1/hewangfeng/zx280402/EPDCP/integrity_snow3g_uplink.v: 399:
par défaut, de branche CASE ne peut pas être atteint.(ELAB-311)
;

Et report_timing-boucles pour trouver les boucles, mais toujours pas.