Code source HDL codage-décodage

[kalex]

Salut, tout, je voudrais poser cette question. Est-il possible (et "Comment faire" si oui) pour encoder le code source VHDL de parties critiques (comme Ipes bibliothèque) de tout projet, tandis que tous les projets seront toujours disponibles pour la compilation normale, de simulation et de synthèse (par @ LDEC, ModelSim, LS, Synplify, etc.) Peut-être, comme @ ltera megacores méthode? Autre chose? Merci à l'avance. :?:

 

[adanshen]

il semble qu'il n'y ait pas le genre de format de stockage sous forme commune temporaires, comme les GDS

 

[steshenko]

AMHA il n'est pas possible, parce que fonction Altera utiliser la méthode d'outils d'Altera. Peut être vous avez besoin d'écrire une petits utilitaires pour encoder / décoder votre compilation befor sourse ou utiliser uniquement pour votre netlist coeur (Core preroute utilisation)