Code Traduire à partir de primitives de la langue pure

[alexru]

Bonjour.
Pouvez-vous m'aider à traduire ce code pour Verilog pure sans utiliser SRL16?

Code:eee module (clk, q);

entrée CLK;

sortie [17:0] q;supply0 GND;

supply1 VCC;fil [17:0] q;

genvar g;

générer

for (g = 0; g <18 g = g 1) commencer: SRL16_inst

SRL16 SRL16_inst (

. Q (Q [g]),

. A0 (GND),

. A1 (GND),

. A2 (VCC),

. A3 (GND),

. CLK (CLK),

. D (q [g])

);

fin

endgenerate

endmodule

 

[echo47]

Cela ressemble à un FPGA Xilinx.

Votre eee sorties du module zéro en permanence.Qu'est-ce qu'il suppose de faire?Manque quelque chose, comme les valeurs d'initialisation dans un UCF?

Xilinx XST n'est pas assez intelligent pour déduire (générer automatiquement) un SRL16 si la valeur initiale est non nulle.J'ai remarqué cela il ya plusieurs années, et c'est apparemment encore vrai dans 9.1.03i version.Je n'ai pas essayé 9.2i pour le moment.